1、湖南涉外經濟學院課程設計報告課程名稱：ed破術及應用報告題目：數字頻率計設計學生姓名：所在學院：信息科學與工程學院專業班級：學生學號：指導教師：92013年6月25日eda技術及應用課程設計任務書報告題目數字頻率計設計完成時間2013.6.17 至2013.6.28學生姓名專業班級電信1001 班指導教師職稱講師總體設計要求和技術要點1 .任務及要求1 .任務及要求(1) 設計一個能測量方波信號的頻率的頻率計。(2) 測量的頻率范圍是 01999999h乙(3) 結果用十進制數顯示。(4) 按湖南涉外經濟學院課程設計管理辦法要求提交課程設計報告2 .設計提示(1) 脈沖信號的頻率就是在單位時間

2、內所產生的脈沖個數，其表達式為f=n/t, f為被測信號的頻率，n為計數器所累計的脈沖個數，t為產生n個脈沖所 需的時間。所以，在1秒時間內計數器所記錄的結果，就是被測信號的頻率。(2) 被測頻率信號取自實驗箱晶體振蕩器輸出信號，加到主控門的輸入端。(3) 再取晶體振蕩器的另一標準頻率信號，經分頻后廣生各種時基脈沖： 1m§ 10ms 0.1s, 1s等，時基信號的選擇可以控制，即量程可以改變。(4) 時基信號經控制電路產生閘門信號至主控門，只有在閘門信號采樣期問內(時基信號的一個周期)，輸入信號才通過主控門。(5) f=n/t ,改變時基信號的周期t,即可得到不同的測頻范圍。(6)

3、 當主控門關閉時，計數器停止計數，顯示器顯示記錄結果，此時控制電路輸出一個置零信號，將計數器和所有觸發器復位，為新的一次采樣做好準備。(7) 改變量程時，小數點能自動移位。工作內容及時間進度安排一、預設計階段（第17周星期一）：包括教師授課、方案論證、設計計算和完成預設計（1天） 二、安裝調t階段（第17周星期一至第18周星期三）： 包括檢查程序、調試和檢測，完成任務（7天）。三、總結報告階段（第18周星期四至第18周星期五）： 包括總結設計工作，寫出設計說明書和最后的考核（2天）c課程設計成果一、課程設計作品檢查錯誤、調節程序。出現仿真的結果和仿真的圖像。二、課程設計總結報告（1）嚴格遵守課

4、程設計報告格式要求。做到內容完整正確、格式規范。（2）課程設計報告正文部分內容應包括：a.設計題目；b.主要指標和要求；c.系統工作原理；d.單元模塊的程序設計與仿真；e.收獲、體會和改進設計的建議。出勤與紀律1 .課程設計時間：上午 8: 0011: 30,下午2: 00 5: 302 .學生應嚴格遵守紀律，不遲到、不早退、不無故缺課。3 .學生在課程設計期間，注意自身與他人安全，愛護實驗室財產，違者按相關 文件追查責任。4 .課程設計報告獨立完成，不得以任何形式抄襲他人資料或成果（包括但不限 于同學的資料或網上資料）。一經發現該科目計0分。摘要（四號黑體）在電子工程，資源勘探，儀器儀表等相

5、關應用中，頻率計是工程技術人員必不可少的測量工具。頻率測量也是電子測量技術中最 基本最常見的測量之一。 不少物理量的測量，如轉速、振動頻率等的測量都涉及到或可以轉化為頻率的測 量。目前，市場上有各種多功能、高精度、高頻率的數字頻率計，但價格不菲。為適應實際工作的需要，本文在簡述頻率測量的基本原理和方法的基礎上， 提供 一種基于fpga勺數字頻率計的設計和實現過程，本方案不但切實可行，而且具 有成本低廉、小巧輕便、便于攜帶等特點。關鍵詞：vga fpga vhdl ouartus ii（小四、宋體、20磅行距）關鍵詞（小四、黑體）：脈寬；脈沖；數顯；電容（小四、宋體）目錄（四號、黑體）（小四、宋

6、體）目錄一、概述6二、系統設計61、系統的工作原理 62、vga顯示原理63、按鍵模塊控制 vga顯示模式錯誤！未定義書簽。三、程序設計81 .程序流程圖 錯誤！未定義書簽。2、源程序及其說明錯誤！未定義書簽。3.試驗現象錯誤！未定義書簽。四、仿真結果 錯誤！未定義書簽。五、芯片圖、總原理圖及引腳圖（四 錯誤！未定義書簽。六、結論與心得12七、參考文獻 13一、概述（四號、宋體、加粗）數字頻率計是數字電路中的一個典型應用，實際的硬件設計用到的器件較 多，連線比較復雜，而且會產生比較大的延時，造成測量誤差、可靠性差。隨著 復雜可編程邏輯器件（cpld）的廣泛應用，以eda工具作為開發手段，運用

7、vhdl語言。將使整個系統大大簡化。提高整體的性能和可靠性。本文用vhdl在cpld器件上實現一種8 b數字頻率計測頻系統，能夠用 十進制數碼顯示被測信號的頻率，能夠測量方波。具有體積小、可靠性高、功耗 低的特點。二、系統設計（四號、宋體、加粗）1、數字頻率計的基本設計原理該程序通過元件例化實現，共分成五個部分程序，分別為分頻程序、位選程 序、時鐘程序、計數程序、bcd轉換程序（該模塊為模式0自帶）。通過五個模 塊相互配合實現簡易數字頻率計的功能。本次eda®程設計題目為簡易數字頻率計設計，實現對于 0-999999hz的方 波信號進行測量。該頻率計包括4個不同的檔位，記憶功能，并具

8、有總體的復位 功能。需要利用vhdl（硬件描述語言）通過 quartus ii編程軟件進行程序的編寫 和調試、仿真。并將程序下載到硬件上進行實際觀測。2、系統原理轉換圖頻率測量的基本原理是計算每秒鐘內待測信號的脈沖個數。這就要求 tesrctlft產生一個1s脈寬的周期信號，并對頻率計的每一個計數器cnt10的ena使能端進行同步控制。當teten高電平時允許計數，并保持其所計的數。在停止計數期間，首先需要一個鎖存信號load的上跳沿將計數器在前1s的計數值鎖存進鎖存器 reg中，并由外部的8段譯碼器譯出并穩定顯 示。譯碼電路（自帶）圖1-2測頻法數字頻率計框圖三、程序設計本系統主要分為5個單

9、元模塊，它們分別是：十進制計數器模塊、 分頻器模塊、測頻控 制信號發生器模塊、32位鎖存器模塊、7段譯碼器模塊（自帶）。各單元模塊功能及相關電 路的具體說明如下。1、計數器模塊cnt10為十進制計數器。有一時鐘使能輸入端 ena,用于鎖定計數值。當高電平時允許計數，低電平 時禁止計數。當ena為高電平，有時鐘脈沖時開始計數，計數十次進位。波形仿真圖如下圖所示：圖3-1.1計數器仿真圖圖3-1.2計數器外部端口2、分頻器模塊此模塊由四個模塊組成，有一個四選一模塊和10分頻，100分頻和1000分頻模塊，在運行中一個四選一模塊通過外部按鍵選擇不同的頻率，按鍵的不同組合對應不同的頻率，“00”對應對

10、應的是原頻率，“01”對應的是10分頻，“10” 對應的是100分頻，“11”對應的是1000分頻。選擇不同的頻率來控制頻率計的量程。仿真波形如下圖所示:圖3-2.1四選一仿真波形圖圖3-2.2四選一模塊外部端口圖simuhitian wavrliormsslh101ku4b. kode tmbiigsimulaftion wavediormssamulala an. nad.v ' tjvj oftia英in圖3-2.3十分頻仿真波形圖x- clk_i clk_o uxi n s t圖3-2.4十分頻外部端口圖小|2胤emtimt290 ns1曾為z廿130 35 nsshri-&#

11、163;.3l m£. <t m皿加咖咖1：皿.一帆111»二11加腳1111010101»：則-.皿加咖咖;皿加加1費111加腳11£皿測一'則帆皿二皿加咖皿皿3t 口. d m2. ie wt圖3-2.5 100分頻波形圖10simukitian wavrfarmssimlkd4a. 屯d電，tan&jif1 口8叫：1q用 utsit*圖3-2.6 1000分頻波形圖3、測頻控制信號發生器模塊testctl為鎖存器。testctl的計數使能信號 tsten能產生一個1 s寬的周期信號，并對頻率計的每一計數器cnt10的ena使

12、能端進行同步控制：當 tsten高電平時允許計數、低電平時停止計數。仿真波形如下圖所示：simuiatian wiaweformiehulati胸甲db tipinezjm-5：:ei t me a-ar151175 ns dd paner130175 nsirtel圖3-3鎖存器的仿真波形圖4、32位鎖存器模塊reg32b為鎖存器。在信號 load的上升沿時，立即對模塊的輸入口的數據鎖存到reg32b的內部,并由reg32b的輸出端輸出，然后，七段譯碼器可以譯碼輸出。在這里使用了鎖存器，好處是可以穩定顯 示數據，不會由于周期性的清零信號而不斷閃爍。鎖存器的外部端口圖：12reg32bload

13、dout31.0xdin31.0inst圖3-4鎖存器的外部端口圖5、7段譯碼器模塊該模塊在試驗箱上選擇模式 0時，會自動譯碼，弁在數碼管上 顯示。四、總原理圖圖4-1總原理圖七、結論與心得本次eda課程設計題目為數字頻率計設計，實現對于 0999999hz頻率范 圍的方波頻率進行測量，并在數碼管上顯示。該頻率計包括四個檔位，具有記憶 功能，擁有一個整體的復位控制。此次課設需要用硬件描述語言（ vhdl）編寫 程序，并在quartus ii軟件平臺上進行程序的編譯和仿真，鎖定引腳并下載到可 編程邏輯器件（試驗箱）中，進行硬件的測試。此次eda課程設計歷時兩周時間，兩人一組合作進行數字頻率計系統

14、的設 計。程序的編寫我們采用元件例化的形式， 經過思考和相互間的分析討論，將整 個系統劃分五個功能模塊，彼此配合進行五個功能模塊設計和程序的編寫。 其間， 我們亦遇到許多問題，最后都和隊友在老師的建議下攻克下了。經歷兩周時間的不懈努力和隊友之間愈加默契的配合，我們終于完成預定的目的，完成整個數字頻率計的設計。雖然其中遇到很多困難，很多問題，但在我 們兩人相互支持和鼓勵想下，都能夠得以順利的找到解決辦法或者改進的方法， 并在合作中相互提高，彼此進步，在困難在中體會到合作的樂趣。eda技術對于我們電子信息工程專業的學生來說是一本很重要的專業技 術課程，eda技術極大地提高了電路設計的效率和可操作性

15、，減輕了設計者的 勞動強度，是一門實際應用很廣泛的技術，所以，eda課程的學習對于我們自身素質和能力的提高有十分重要的積極作用，應該很認真的學習。七、參考文獻vgafe準釋義fpga勺vga空制原理（薛楓、喬磊）verilog數字系統設計教程夏宇聞編著北京航空航天大學出版社2003年7月25附錄i-cntlo.vhdlibrary ieee;use ieee.std_logic_1164.all;entity cnt10 isport (clk:in std_logic;clr:in std_logic;ena:in std_logic;cq:out integer range 0 to 15

16、;carry_out:out std_logic);end cnt10;architecture pin of cnt10 issignal cqi:integer range 0 to 15;beginprocess(clk,clr,ena)beginif clr ='1'then cqi<=0;elsif clk'event and clk ='1' thenif ena ='1' thenif cqi < 9 then cqi <= cqi + 1;else cqi <=0 ;end if ;end if ;

17、end if ;end process;process (cqi)beginif cqi =9 then carry_out <='1'elsecarry_out <='0'end if ;end process ;cq <=cqi;end pin ;-freqtest.vhdlibrary ieee;use ieee.std_logic_1164.all;entity freqtest isport(p1:out std_logic_vector(7 downto 0);p3:out std_logic_vector(6 downto 2);

18、clk:in std_logic;fsin:in std_logic;dout:out std_logic_vector(31 downto 0);end freqtest;architecture struc of freqtest iscomponent testctlport(clk:in std_logic;tsten:out std_logic;clr_cnt:out std_logic;load:out std_logic);end component;component cnt10port(clk:in std_logic;clr:in std_logic;ena:in std_

19、logic;cq:out std_logic_vector(3 downto 0);carry_out:out std_logic);end component;component reg32bport(load:in std_logic;din:in std_logic_vector(3 downto 0);dout:out std_logic_vector (31 downto 0);end component;signal tsten1:std_logic;signal clr_cnt1:std_logic;signal load1:std_logic;signal dto1:std_l

20、ogic_vector(31 downto 0);signal carry_out1:std_logic_vector(6 downto 0);beginp1<="11100110”;p3b11111”;u1:testctl port map(clk=>clk,tsten=>tsten1,clr_cnt=>clr_cnt1,load=>load1);u2:reg32b port map (load => load1,din => dto1, dout => dout);u3:cnt10portmap(clk=>fsin,clr=&

21、gt;clr_cnt1,ena=>tsten1,cq=>dto1(3 downto 0),carry_out=>carry_out1(0);u4:cnt10 port map(clk=>carry_out1(0),clr=>clr_cnt1,ena=>tsten1,cq=>dto1(7 downto 4), carry_out=>carry_out1(1);u5:cnt10 port map(clk=>carry_out1(1),clr=>clr_cnt1,ena=>tsten1,cq=>dto1(11 downto 8)

22、, carry_out=>carry_out1(2);u6:cnt10 port map(clk=>carry_out1(2),clr=>clr_cnt1,ena=>tsten1,cq=>dto1(15 downto 12), carry_out=>carry_out1(3);u7:cnt10 port map(clk=>carry_out1(3),clr=>clr_cnt1,ena=>tsten1,cq=>dto1(19 downto 16), carry_out=>carry_out1(4);u8:cnt10 port ma

23、p(clk=>carry_out1(4),clr=>clr_cnt1,ena=>tsten1,cq=>dto1(23 downto 20), carry_out=>carry_out1(5);u9:cnt10 port map(clk=>carry_out1(5),clr=>clr_cnt1,ena=>tsten1,cq=>dto1(27 downto 24), carry_out=>carry_out1(6);u10:cnt10 port map(clk=>carry_out1(6),clr=>clr_cnt1,ena=

24、>tsten1,cq=>dto1(31 downto 28);end struc ;library ieee;use ieee.std_logic_1164.all;entity max4_1 isport(a,b,c,d,s1,s2 : in std_logic;y0: out std_logic;y1: out std_logic;y2: out std_logic;y3: out std_logic);end entity max4_1;architecture hf1 of max4_1 issignal ss : std_logic_vector (0 to 1);beg

25、inss<=s2&s1;process(ss)begincase ss iswhen "00" => y0<=a;y1<='z'y2<='z'y3<='z'when "01" => y1<=b;y0<='z'y2<='z'y3<='z'when "10" => y2<=c;y1<='z'y0<='z'y3<

26、='z'when "11" => y3<=d;y1<='z'y2<='z'y0<='z'when others => null;end case;end process;end architecture hf1;-reg32b.vhdlibrary ieee;use ieee.std_logic_1164.all;entity reg32b isport (load : in std_logic;din :in std_logic_vector (31 downto 0);d

27、out : out std_logic_vector (31 downto 0);end reg32b;architecture pin of reg32b isbeginprocess (load,din)beginif load'event and load = '1' thendout <= din ;end if ;end process ;end pin ;-testctl.vhdlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity testctl

28、isport (clk :in std_logic ;tsten: out std_logic ;clr_cnt:out std_logic;load : out std_logic );end testctl ;architecture pin of testctl issignal div2clk :std_logic;beginprocess(clk)beginif clk'event and clk ='1' thendiv2clk <= not div2clk;end if ;end process;process (clk ,div2clk)begin

29、if clk ='0' and div2clk ='0' thenclr_cnt <='1'elseclr_cnt <='0'end if ;end process ;load <= not div2clk; tsten <= div2clk;end pin;library ieee;use ieee.std_logic_1164.all;entity tyfp isport(clk_in:in std_logic;clk_out:out std_logic);end entity tyfp;archite

30、cture art of tyfp issignal data:integer range 0 to 1000;signal q:std_logic;beginprocess(clk_in)isbeginif rising_edge(clk_in) thenif(data=0) thendata<=0;q<=not q;elsedata<=data;end if;end if;clk_out<=q;end process;end architecture art;-tyfp10.vhdlibrary ieee;use ieee.std_logic_1164.all;entity tyfp10 isport(clk_in:in std_logic;clk_out:out std_logic);end entity tyfp10;architecture art of tyfp10 issignal data:integer range 0 to 1000;signal q:std_logic;beginprocess(clk_in)isbeginif rising_edge(clk_in) then