1、第一章 IC設計基礎 集成電路設計就是根據電路功能和性能的要求，在正確選擇系統配置、電路形式、器件結構、工藝方案和設計規則的情況下，盡量減小芯片面積，降低設計成本，縮短設計周期以保全全局優化，設計出滿足要求的集成電路。其最終的輸出是掩模版圖，通過制版和工藝流片得到所需的集成電路。第1頁/共163頁IC設計基礎 集成電路制造過程示意圖：第2頁/共163頁IC設計基礎 集成電路設計域主要包括三個方面： 行為設計（集成電路的功能設計） 結構設計（邏輯和電路設計） 物理設計（光刻掩模版的幾何特性和物 理特性的具體實現）第3頁/共163頁IC設計基礎 集成電路設計層次主要包括五個層次：（）系統級（）算法

2、級（）寄存器傳輸級（RTL級）（）邏輯級（）電路級第4頁/共163頁IC設計基礎 集成電路設計特點：（1）集成電路對設計正確性提出了更為嚴格的要求。（2）集成電路對外引出端的數目受外形尺寸限制，外形尺寸與封裝內芯片的引腳數目不可能同步增加，給芯片的檢測帶來困難。（3）集成電路的布局、布線等版圖設計更加復雜，只有最終生成設計版圖，通過制作掩模、流片，才能真正實現集成電路的各種功能。（4）集成電路設計必須采用分層次設計和模塊化設計。第5頁/共163頁IC設計基礎 避免集成電路設計中出現錯誤措施有：（1）在芯片中設置容錯電路，使芯片具有一定的修正功能。（2）借助計算機輔助設計工具（EDA工具）對設計

3、的每個階段進行反復驗證和檢查，并對物理因素與電學性能的交織問題進行考慮，以保證設計的正確性。第6頁/共163頁IC設計基礎 設計信息描述：集成電路設計信息描述主要有設計圖和語言描述方式。與設計層次相對應的設計描述主要有功能描述、邏輯描述、電路描述、版圖描述。功能和邏輯描述可用設計圖和語言實現。邏輯描述用邏輯圖和邏輯語言實現。電路描述用電路圖實現。版圖描述采版圖實現第7頁/共163頁IC設計基礎 IC設計流程：第8頁/共163頁IC設計基礎 理想的IC設計：根據設計要求進行系統編譯，得到系統性能和功能描述；由系統性能和功能描述直接編譯出邏輯和電路描述；再由邏輯和電路描述直接編譯出相應的物理版圖描

4、述。 但由于缺少有效的CAD工具，這種技術迄今難以實現。目前硅編譯器是設計自動化程度最高的一種設計技術，可實現算法級或寄存器傳輸級到掩模版圖，但是適用于少數幾種高度規則結構的集成電路。第9頁/共163頁IC設計基礎 典型的實際分層次設計流程：第10頁/共163頁IC設計基礎 分層次設計流程主要適用于數字系統設計，模擬IC設計基本上是手工設計。 即便是數字IC設計，也需要較多的人工干預。第11頁/共163頁IC設計基礎 IC設計方法（1）全定制設計（2）半定制設計 通道門陣列法 門海法（3）定制設計 標準單元法 通用單元法第12頁/共163頁第二章 EDA概述 電子設計自動化（EDA：Elect

5、ronic Design Automation）就是利用計算機作為工作平臺進行電子自動化設計的一項技術。 涵蓋內容：系統設計與仿真，電路設計與仿真，印制電路板設計與校正，集成電路版圖設計數模混合設計，嵌入式系統設計，軟硬件系統協同設計，系統芯片設計，可編程邏輯器件和可編程系統芯片設計，專用集成電路設計等 第13頁/共163頁EDA概述 高級硬件描述語言的完善和IP（Intellectual Property）芯核被廣泛使用，使得電子系統和設計方式發生了根本性的轉變。 IP是集成電路知識產權模塊的簡稱，定義為：經過預先設計、預先驗證，具有相對獨立的功能，可以重復使用在SoC和ASIC中的電路模塊

6、。 IP分三類： 軟核IP 固核IP 硬核IP第14頁/共163頁EDA概述 軟核IP（soft IP）是用可綜合的硬件描述語言描述的RTL級電路功能塊，不涉及用與什么工藝相關的電路和電路元件實現這些描述。 優點：設計周期短，設計投入少，不涉及物理實現，為后續設計留有很大發揮空間，增大了IP的靈活性和適應性。 缺點：會有一定比例的后續工序無法適應軟核IP設計，從而造成一定程度的軟核IP修正，在性能上有較大的不可預知性。第15頁/共163頁EDA概述 硬核IP（Hard IP）是經過布局、布線并針對某一特定工藝庫優化過的網表或物理級版圖，通常是GDS-Stream的文件形式。 優點：在功耗、尺寸

7、方面都作了充分的優化，有很好的預知性。 缺點：由于對工藝的依賴性使得其靈活性和可移植性都較差。第16頁/共163頁EDA概述 固核IP（Firm IP）是已經基于一般工藝庫進行了綜合和布局IP核，通常以網表的形式提交客戶使用。 固核IP在結構、面積以及性能的安排上都已進行了優化。固核IP提供了介于軟和IP和硬核IP之間的一個折中方案，比起硬核IP，具有較好的靈活性和可移植性，比起軟和IP在性能和面積上有較好的可預知性。第17頁/共163頁EDA概述 EDA發展概況：（1）20世紀60、70年代出現計算機輔助設計（CAD）（2）隨后出現CAE、CAM、CAT、CAQ。（3）20世紀80年代，初級

8、的具有自動化功能的EDA出現。（4）20世紀90年代，EDA技術滲透到電子設計和集成電路設計各個領域，形成了區別于傳統設計的整套設計思想和方法。（5）當前，深亞微米工藝和SoC設計對EDA技術提出更高更苛刻的要求。第18頁/共163頁EDA概述 EDA與傳統CAD主要區別：（1）DEA提供的電路圖形背后依靠標準的程序化模型或模型庫的支持，使得設計的電路具有仿真和分析的基本條件，傳統CAD僅僅是輔助作圖工具，圖形背后沒有深層次的物理含義。（2）EDA自動化、智能化程度更高，功能豐富完善。（3）EDA的開放性和數據交換性更好。（4）EDA技術面向設計對象，更貼近實踐。第19頁/共163頁EDA概述

9、 EDA技術特征：（1）硬件采用工作站和PC機。（2）具有IP模塊化芯核的設計和可重復利用功能。（3）EDA技術采用高級硬件描述語言描述硬件結構、參數和功能，具有系統級仿真和綜合能力。第20頁/共163頁EDA概述 EDA工具一般由兩部分組成： 邏輯工具 物理工具 物理工具主要實現物理布局布線。 邏輯工具基于網表、布爾邏輯、傳輸時序等概念。 該兩部分由不同工具承擔，利用標準化的網表文件進行數據交換。第21頁/共163頁EDA概述 EDA應用于三方面： 印制電路板的設計（PCB） 可編程數字系統設計（CPLD、 FPGA、SOPC） IC設計（ASIC, Soc）第22頁/共163頁EDA概述

10、EDA軟件功能分類： 設計工具（以人機接口環境為主） 綜合工具（處理設計目標）第23頁/共163頁EDA概述 設計中采用的輸入方法：數字IC設計：硬件描述語言，狀態機，原理圖 模擬IC設計：圖形輸入，SIPCE語言輸入 PLD設計：HDL語言輸入，原理圖，狀態機， 波形輸入 PCB設計：原理圖輸入第24頁/共163頁EDA概述 EDA設計方法：（1）行為描述法（2）IP設計與復用技術（3）ASIC設計方法（4）SoC設計方法（5）軟硬件協同設計方法第25頁/共163頁 EDA概述 IC設計工具按其用途分類：（1）設計輸入與仿真工具 （Cadence公司的Virtuoso composer、Ve

11、rilog-XL、NC-verilog ）（2）綜合工具 （Synopsys公司的DC Expert ，Cadence公司的BuilderGates，Magma公司的Blast RTL）（3）布局和布線 （Cadence PKS和SE-PKS ，Synopsys的Physical Compiler, Magma公司的Blast Fusion）（4）物理版圖設計和驗證工具（Cadence公司的Virtuoso Layout Editor，Synopsys公司的ComsSE ,Tanner公司的 L-edit）（5）模擬電路編輯與仿真（Synopsys公司的HSpice ，Cadence公司的Sp

12、ectre Simulator ,Tanner公司的S-edit）第26頁/共163頁EDA概述 EDA主要供應商：第27頁/共163頁EDA概述 EDA業界三強： Cadence，強項為IC版圖設計和PCB設計 Synopsys，強項為邏輯綜合 Mentor Graphics，強項為PCB設計和深 亞微米IC設計驗證和測試第28頁/共163頁EDA概述 Cadence 公司簡介： 成立于1988年，公司總部位于美國加利福尼亞州的San Jose，是全球最大的EDA供應商。 產品涵蓋領域： 包括系統頂層設計與仿真、信號處理、電路設計與仿真、PCB設計與分析、FPGA及ASIC設計以及深亞微米I

13、C設計等。第29頁/共163頁EDA概述 Cadence EDA工具分類： 1、板級電路設計系統 工具 Concept HDL原理圖設計輸入工具 Check Plus HDL原理圖設計規則檢查工具 SPECTRA Quest Engineer PCB版圖布局規劃工具 Allegro Expert專家級PCB版圖編輯工具 SPECTRA Expert AutoRouter 專家級pcb自動布線工具 SigNoise信噪分析工具 EMControl 電磁兼容性檢查工具 第30頁/共163頁EDA概述 2、邏輯設計與驗證工具 Verilog-xl仿真器 Leapfrog VHDL仿真器 Affirm

14、a NC Verilog仿真器 Affirma NC VHDL仿真器 Verifault-XL 故障仿真器 VeriSure代碼覆蓋率檢查工具 Envisia Build Gates 綜合工具 第31頁/共163頁EDA概述 3、全定制IC設計工具 Virtuos Schematic Composer Analog Design Environment Virtuos Layout Editor Spectra Virtuoso Layout Synthesizer Assura dracula Diva 第32頁/共163頁EDA概述 Synopsys公司簡介： 是為全球集成電路設計提供電子

15、設計自動化(EDA)軟件工具的主導企業。為全球電子市場提供技術先進的IC設計與驗證平臺，致力于復雜的芯片上系統(SoCs)的開發。總部設在美國加利福尼亞州Mountain View，有超過60家分公司分布在北美、歐洲、日本與亞洲。 提供前后端完整IC設計方案的領先EDA工具供應商。是EDA歷史上第一次由一家EDA公司集成了業界最好的前端和后端設計工具。 第33頁/共163頁EDA概述 Sysnopsys 公司主要產品 Apollo-II （為SoC設計服務的布局布線系統） Hercules（層次化的物理驗證） PrimeTime（全芯片，門級靜態時序分析） Saber（混合信號、混合技術仿真器

16、） SaberDesigner（簡單易用、交互能力強的設計工具） VCS（先進的RTL及門級驗證平臺 ） Vera（為功能驗證提供測試向量自動生成） Cosmos-Scope（圖形化波形分析儀） CosmosLE（自動化的版圖全定制） ComosSE（全定制的自動化仿真環境） HSPICE（高精度電路仿真 ） NanoSim（存儲器和混合信號驗證 ）第34頁/共163頁EDA概述 Mentor Graphics公司簡介： Mentor Graphics公司成立于1981年，總部位于美國俄勒岡州的Wilsonville。Mentor提供完整的軟件和硬件設計解決方案。第35頁/共163頁EDA概述

17、 Mentor公司的主要產品 Mentor DFT （深亞微米集成電路的設計測試） Calibre product suite （深亞微米集成電路的版圖驗證） ModelSim ，Eldo ，Mentor Graphics （深亞微米集成電路的系統設計仿真） Blast RTL （高容量，快速的邏輯綜合器和靜態時序分析模塊） Blast Fusion （完整的從門級網表到芯片的物理設計系統 ）第36頁/共163頁第三章Cdence的系統組織結構v 大多數 Cadence 工具使用同樣的庫模型，庫結構按目錄結構組織數據，這利于不同工具之間的數據交互和一致操作。物理組織邏輯組織目錄庫子目錄單元子目

18、錄視圖第37頁/共163頁系統組織結構v DDMS（Design Data Management System）DDMS物理路徑Path/lib/cell_1/layout_3.0邏輯名稱cell_1 layout 3.0Library.lib 第38頁/共163頁系統組織結構v Terms and Definitions庫（library）：特定工藝相關的單元集合單元（cell）：構成系統或芯片模塊的設計對象視圖（view）：單元的一種預定義類型的表示CIW：命令解釋窗口屬性（attributes）：預定義的名稱-值對的集合搜索路徑（search path）：指向當前工作目錄和 工作庫的指針

19、第39頁/共163頁系統啟動v 環境設置1 .cshrc 文件設置 .cshrc文件中指定 Cadence 軟件和 licence 文件所在的路徑 2 .cdsenv 文件設置 .cdsenv 文件包含了 Cadence 軟件的一些初始設置，該文件用 SKILL 語言寫，Cadence 可直接執行3 .cdsinit 文件設置第40頁/共163頁系統啟動5 工藝文件（technology file) 技術文件包含了設計必需的很多信息，對設計，尤其是版圖設計很重要。它包含層的定義，符號化器件定義，幾何、物理、電學設計規則，以及一些針對特定 Cadence 工具的規則定義，如自動布局布線的規則，版

20、圖轉換成 GDSII 時所使用層號的定義。6 顯示文件（display.drf）第41頁/共163頁系統啟動v系統啟動1 前端啟動命令命令規模功能icdes基本數字模擬設計輸入icdssicde 加數字設計環境icmsm前端模擬、混合、微波設計iccaxl前端設計加布局規劃第42頁/共163頁系統啟動2 版圖工具啟動命令命令規模功能layouts基本版圖設計（具有交互 DRC 功能）layoutPlusm基本版圖設計（具有自動化設計工具和交互驗證工具）第43頁/共163頁系統啟動3 系統級啟動命令命令規模功能swbsPcb 設計msfbl混合型號IC設計icfbxl前端到后端大多數工具第44頁

21、/共163頁系統啟動 第45頁/共163頁系統啟動 Command Interpreter Window（CIW）Log 文件菜單欄窗口號輸出域命令提示行輸入域鼠標按鈕提示第46頁/共163頁幫助系統v 兩種方式尋求幫助1 openbook 在UNIX提示符下輸入命令 openbook: host openbook &2 工具在線幫助 每個工具右上角的“help”菜單 第47頁/共163頁第四章 模擬IC設計環境ADEADE環境下可以： 選擇仿真器 選擇仿真類型 設置設計變量 提取網表運行仿真 快速改變仿真設置并重新運行仿真 在波形顯示器中顯示仿真波形 用波形表達式評估仿真結果 進行其

22、他仿真，如Corners, Monte Carlo, etc 第48頁/共163頁Schematic Composor第49頁/共163頁Schematic Composor第50頁/共163頁Schematic Composor 新建一個Cellview In the CIW or Library Manager,select File-New-Cellview第51頁/共163頁Schematic Composor 添加器件 Select Add-instance to display the Add Instance form第52頁/共163頁Schematic Composor 添加

23、連線并給連線命名 Select Add-Wire or press i to add wires for instances Select Add-Wirename to display the view of add wire name第53頁/共163頁Schematic Composor 添加管腳 Select Add-pin or press p 每一個管腳都有確定的名字和方向（input，output，or inputoutput）。 管腳有三種類型： Schematic pins Symbol pins Offsheet pins第54頁/共163頁Schematic Compos

24、or 添加激勵源 Source and ground cells are in the analoglib library.第55頁/共163頁Schematic Composor 電路檢查 Press the button of check and save. 在電路檢查過程中會執行以下的程序： Update Connectivity Schematic Rules Check Logical checks Physical Checks Name checks Cross-View Checker Execute Check-Rules Setup to edit the checking

25、 rules第56頁/共163頁Analog Simulation 模擬仿真流程：第57頁/共163頁Analog Simulation 啟動仿真環境 Select Tools-Analog Environment from the schematic menu banner,or select Tools-Analog Environment Simulation from the CIW第58頁/共163頁Analog Simulation 設置仿真器 Select Simulator/Directory/Host第59頁/共163頁Analog Simulation 設置模型文件 Sel

26、ect the model files in simulation window, Select Setup-Model Libraries第60頁/共163頁Analog Simulation 設置設計變量 Select Variables-Edit or click the Edit Variables icon第61頁/共163頁Analog Simulation 設置仿真類型 Select Analyses-Choose or click the Choose Anayses icon第62頁/共163頁Analog Simulation 選擇信號輸出 Select :Output-T

27、o Be Plotted-Select On Schematic第63頁/共163頁Analog Simulation 提取網表第64頁/共163頁Analog Simulation 運行仿真 Select Simulation-Run or Select the Run icon on the right side of the simulation window第65頁/共163頁Simulation Results Display Tools 波形顯示工具用于顯示仿真數據，Cadence中波形顯示及相關工具包括： WaveScan Waveform Window（AWD） Wavefor

28、m Calculator（WaveScan&AWD） Results Browser Snapshot Tool Annotating Component Display第66頁/共163頁Simulation Results Display Tools 波形顯示工具選擇： Accessible from the Session-Options command window in ADE to switch between AWD and Wavescan第67頁/共163頁Simulation Results Display Tools The WaveScan Results Br

29、owser Select Tools-Results Browser from ADE第68頁/共163頁Simulation Results Display Tools Calculator in WaveScan第69頁/共163頁Simulation Results Display Tools The Waveform Window(AWD)第70頁/共163頁SKILL and OCEAN SKILL是DF和ADE環境的基本描述語言。 OCEAN命令語言是基于SKILL語言的，并且很多SKILL和OCEAN命令是相似而且可以互換的。第71頁/共163頁SKILL and OCEAN S

30、KILL語言是一種基于圖形界面的程序語言。 DF和ADE環境下大多數的特征和應用都是用SKILL代碼描述的。 ADE環境及相關工具可以通過使用SKILL語言定制化。 SKILL語言是OCEAN命令語言的基礎。第72頁/共163頁SKILL and OCEAN 執行SKILL命令和程序的方法：（1）CIW窗口的命令行接收SKILL命令。（2） CIW窗口的命令行可以執行SKILL程序（3）Waveform計算器的輸入行可以執行由SKILL語言描述的算術運算表達式。第73頁/共163頁第五章 版圖設計工具Virtuoso LEv Virtuoso Layout Editor版圖編輯大師 Caden

31、ce最精華的部分在哪里Virtuoso Layout Editor界面漂亮友好功能強大完備操作方便高效第74頁/共163頁版圖設計工具Virtuoso LEv 目標理解 Layout Editor 環境學會如何使用 Layout Editor學會運行交互 DRC&LVS學會將設計轉為Stream format學會定制版圖編輯環境第75頁/共163頁版圖設計工具Virtuoso LEv 單元設計具體流程第76頁/共163頁Virtuoso LE 使用介紹第一步：建庫執行：CIWToolsLibrary Manager LMFileNewLibrary 第77頁/共163頁Virtuoso

32、 LE 使用介紹第二步：指定工藝文件第78頁/共163頁Virtuoso LE 使用介紹第三步：建立版圖單元執行：LMFileNewCell View 第79頁/共163頁Virtuoso LE 使用介紹第四步：打開版圖單元執行：CIWFileOpen 選擇庫選擇視圖選擇單元第80頁/共163頁版圖設計工具Virtuoso LEv版圖編輯環境第81頁/共163頁版圖設計工具Virtuoso LEvVirtuoso Layout Editing第82頁/共163頁版圖設計工具Virtuoso LEvLSW-層選擇窗口第83頁/共163頁版圖設計工具Virtuoso LEq設置有效 Drawing

33、 層 執行：LSWEditSet Valid Layers 第84頁/共163頁版圖設計工具Virtuoso LEqDisplay Resource Editor第85頁/共163頁版圖設計工具Virtuoso LEqLayers and display.drf第86頁/共163頁版圖設計工具Virtuoso LEqSet Display Options第87頁/共163頁版圖設計工具Virtuoso LEqSet Editor Options第88頁/共163頁版圖設計工具Virtuoso LEq鼠標用法第89頁/共163頁版圖設計工具Virtuoso LEq工藝文件流圖第90頁/共163頁

34、版圖設計工具Virtuoso LEvTechnology File 命令第91頁/共163頁版圖設計工具Virtuoso LEv主要編輯命令qUndo取消qRedo恢復qMove移動qCopy復制qStretch拉伸qDelete刪除qMerge合并qSearch搜索編輯命令非常友好，先點擊命令，然后對目標圖形進行操作第92頁/共163頁版圖設計工具Virtuoso LEv 主要創建命令qRectangle矩形qPolygon多邊形qPath互聯qLabel標簽qInstance例元qContact通孔現在LSW中選中層，然后點擊創建命令，在畫相應圖形第93頁/共163頁繪制反相器版圖vINV

35、 Example 首先回顧一下CMOS反相器制作流程：Stage 1:N wellP well第94頁/共163頁繪制反相器版圖Stage 2:P diffusionN diffusion第95頁/共163頁繪制反相器版圖Stage 3:Poly gate第96頁/共163頁繪制反相器版圖Stage 4:P+ implantN+ implant 第97頁/共163頁繪制反相器版圖Stage 5:contact第98頁/共163頁繪制反相器版圖Stage 6:Metal 1第99頁/共163頁繪制反相器版圖Stage 7:via第100頁/共163頁繪制反相器版圖Stage 8:Metal 2第

36、101頁/共163頁繪制反相器版圖 版圖編輯工具使用器件加工工藝流程OK！第102頁/共163頁繪制反相器版圖1第103頁/共163頁繪制反相器版圖2第104頁/共163頁繪制反相器版圖3第105頁/共163頁繪制反相器版圖4第106頁/共163頁繪制反相器版圖5第107頁/共163頁繪制反相器版圖6第108頁/共163頁繪制反相器版圖7第109頁/共163頁繪制反相器版圖8第110頁/共163頁繪制反相器版圖9第111頁/共163頁Virtuoso Layout Editor 現在，你已經掌握版圖編輯大師的基本操作，通過上機實驗鞏固和提高！第112頁/共163頁設計流程 第113頁/共163

37、頁版圖驗證版圖驗證的必要性？ 確保版圖繪制滿足設計規則 確保版圖與實際電路圖一致 確保版圖沒有違反電氣規則 可供參數提取以便進行后模擬第114頁/共163頁版圖驗證v IC 后端流程圖:第115頁/共163頁Cadence 版圖驗證工具q Diva Diva 是 Cadence 的版圖編輯大師Virtuoso集成的交互式版圖驗證工具，具有使用方便、操作快捷的特點，非常適合中小規模單元的版圖驗證。q Dracula Dracula（吸血鬼）是 Cadence 的一個獨立的版圖驗證工具，按批處理方式工作，功能十分強大，目前是完整芯片驗證的標準。第116頁/共163頁版圖驗證工具DIVAv Diva

38、 Design Interactive Verification Automation DIVA 是 Cadence軟件中的驗證工具集，用它可以找出并糾正設計中的錯誤.它除了可以處理物理版圖和準備好的電氣數據，從而進行版圖和線路圖的對查（LVS）外。還可以在設計的初期就進行版圖檢查，盡早發現錯誤并互動地把錯誤顯示出來，有利于及時發現錯誤所在，易于糾正。 第117頁/共163頁版圖驗證工具DIVAq Diva 工具集組成:1.設計規則檢查（iDRC）2.版圖寄生參數提取（iLPE）3.寄生電阻提取（iPRE）4.電氣規則檢查（iERC）5.版圖與電路圖一致比較（iLVS）第118頁/共163頁版

39、圖驗證工具DIVAv Remark:1.Diva中各個組件之間是互相聯系的，有時候一個組件的執行要依賴另一個組件先執行。例如：要執行LVS就先要執行DRC。 2.運行 Diva 之前，要準備好規則驗證文件，這些文件有默認名稱：做DRC時的文件應以divaDRC.rul命名，版圖提取文件以divaEXT.rul命名。做LVS時規則文件應以divaLVS.rul命名。第119頁/共163頁版圖驗證工具DIVAv DIVA功能qDRCqExtractorqERCqLVS第120頁/共163頁版圖驗證工具DIVAv DRC:對 IC 版圖做幾何空間檢查，以確保線路能夠被 特定加工工藝實現。v ERC:

40、檢查電源、地的短路，懸空器件和節點等電氣 特性。v LVS:將版圖與電路原理圖做對比，以檢查電路的連 接，與MOS的長寬值是否匹配。v LPE:從版圖數據庫提取電氣參數（如MOS的W、L值 BJT、二極管的面積，周長，結點寄生電容等） 并以Hspice 網表方式表示電路。 第121頁/共163頁版圖驗證工具DIVAv DIVA工具流程第122頁/共163頁版圖驗證工具DIVAv Design Rule Checking第123頁/共163頁版圖驗證工具DIVAq DRC 界面第124頁/共163頁版圖驗證工具DIVAChecking Method指的是要檢查的版圖的類型:FlatFlat 表示

41、檢查版圖中所有的圖形，對子版圖塊不檢查。HierarchicalHierarchical利用層次之間的結構關系和模式識別優化，檢查電路中每個單元塊內部是否正確。hier w/o optimization hier w/o optimization 利用層次之間的結構關系而不用模式識別優化，來檢查電路中每個單元塊 。Checking Limit Checking Limit 可以選擇檢查哪一部分的版圖: Full Full 表示查整個版圖Incremental Incremental 查自從上一次DRC檢查以來，改變的版圖。by area by area 是指在指定區域進行DRC檢查。一般版圖較

42、大時，可以分塊檢查。 第125頁/共163頁版圖驗證工具DIVASwitch Names 在DRC文件中，我們設置的switch在這里都會出現。這個選項可以方便我們對版圖文件進行分類檢查。這在大規模的電路檢查中非常重要。Echo CommandsEcho Commands 選上時在執行DRC的同時在CIW窗口中顯示DRC文件。Rules FileRules File 指明DRC規則文件的名稱，默認為divaDRC.rulRules LibraryRules Library 這里選定規則文件在哪個庫里。MachineMachine 指明在哪臺機器上運行DRC命令。locallocal 表示在本機

43、上運行。對于我們來說，是在本機運行的，選local。remoteremote 表示在遠程機器上運行。Remote Machine NameRemote Machine Name 遠程機器的名字。 第126頁/共163頁版圖驗證工具DIVAv Diva 查錯: 錯誤在版圖文件中會高亮顯示，很容易觀察到。另外也可以選擇Verify-Markers-Find菜單來幫助找錯。單擊菜單后會彈出一個窗口，在這個窗口中單擊apply就可以顯示第一個錯誤。同樣，可以選擇Verify-Markers-ExplainVerify-Markers-Explain來看錯誤的原因提示。選中該菜單后，用鼠標在版圖上出錯了

44、的地方單擊就可以了。也可以選擇Verify-Verify-Markers-DeleteMarkers-Delete把這些錯誤提示刪除。 第127頁/共163頁版圖驗證工具DIVA 第128頁/共163頁版圖驗證工具DIVAq 分析錯誤（Explain）第129頁/共163頁版圖驗證工具DIVA 第130頁/共163頁版圖驗證工具DIVAv Extractor第131頁/共163頁版圖驗證工具DIVAv Extractor 功能q提取器件和互聯信息用于 ERC 或 LVSq提取網表q提取有寄生參數的版圖網表用于模擬v 提取層次qFlatqHierarchicalqMicro第132頁/共163頁

45、版圖驗證工具DIVAq Extractor 界面第133頁/共163頁版圖驗證工具DIVA 第134頁/共163頁版圖驗證工具DIVAv LVS第135頁/共163頁版圖驗證工具DIVA LVS第136頁/共163頁版圖驗證工具DIVA LVS Check第137頁/共163頁版圖驗證工具Draculav Dracula （吸血鬼）是 Cadence 的一個獨立的版圖驗證工具，它采用批處理的工作方式。Dracula 功能強大，目前被認為布局驗證的標準，幾乎全世界所有的 IC 公司都拿它作 sigh-off 的憑據。特別是對整個芯片版圖的最后驗證，一定要交由 Dracula 處理。 第138頁/

46、共163頁版圖驗證工具Draculav Basics of Dracula Verication 版圖驗證與工藝相關-需要工藝信息數據庫 版圖驗證輸入-版圖數據(GDSII格式);網表信息(用于LVS);工藝相關信息 驗證方式-Incremental VS Full chip Hierarchical VS Flatten Online VS offline第139頁/共163頁版圖驗證工具Draculav Dracula 主要功能: 1設計規則檢查DRC *2電氣規則檢查ERC3版圖&原理圖一致性檢查LVS *4版圖參數提取LPE5寄生電阻提取PRE第140頁/共163頁版圖驗證工具

47、Draculav Dracula 的處理流程第141頁/共163頁版圖驗證工具Draculav How to Use Dracula Tool 創建/獲取命令文件; 填充設計數據信息; 編譯命令文件; 提交執行文件; 查詢驗證結果報表并修改錯誤;第142頁/共163頁版圖驗證工具Draculav 版圖GDSII 格式轉換 WHY：Dracula 處理對象是GDSII文件操作步驟：執行：CIWFileExportStream彈出如下窗口：第143頁/共163頁版圖驗證工具Dracula 運行目錄輸出文件名What is this?第144頁/共163頁版圖驗證工具Dracula It is this,the two units should be consistent!These two items should be changed according to your design第145頁/共163頁版圖驗證工具Dracula 第146頁/共163頁Dracula-DRCv Function of DRC 檢查布局設計與制程規則的一致性; 基本設計規則包括各層