1、 本科學(xué)生綜合性實(shí)驗(yàn)報(bào)告學(xué)號(hào) 114090315 姓名 李開(kāi)斌 學(xué)院 物電學(xué)院 專(zhuān)業(yè)、班級(jí) 11電子 實(shí)驗(yàn)課程名稱(chēng) 電子設(shè)計(jì)自動(dòng)化（EDA實(shí)驗(yàn)） 教師及職稱(chēng) 羅永道 副教授 開(kāi)課學(xué)期 2013 至 2014 學(xué)年 下 學(xué)期 填報(bào)時(shí)間 2014 年 5 月 30 日云南師范大學(xué)教務(wù)處編印實(shí)驗(yàn)序號(hào) 6實(shí)驗(yàn)名稱(chēng)VHDL有限狀態(tài)機(jī)設(shè)計(jì)實(shí)驗(yàn)時(shí)間2014年5月30日實(shí)驗(yàn)室同析樓114一實(shí)驗(yàn)預(yù)習(xí)1. 實(shí)驗(yàn)?zāi)康?學(xué)習(xí)用狀態(tài)機(jī)對(duì)A/D轉(zhuǎn)換器ADC0809的采樣控制電路的實(shí)現(xiàn)。2 實(shí)驗(yàn)原理、實(shí)驗(yàn)流程或裝置示意圖：ADC0809是CMOS的8位A/D轉(zhuǎn)換器，片內(nèi)有8路模擬開(kāi)關(guān)，可控制8個(gè)模擬量中的一個(gè)進(jìn)入轉(zhuǎn)換器中。

2、ADC0809的分辨率為8位，轉(zhuǎn)換時(shí)間約100us，含鎖存控制的8路多路開(kāi)關(guān)，輸出有三態(tài)緩沖器控制，單5V電源供電。主要控制信號(hào)說(shuō)明：如圖1所示，START是轉(zhuǎn)換啟動(dòng)信號(hào)，高電平有效；ALE是3位通道選擇地址（ADDC、ADDB、ADDA）信號(hào)的鎖存信號(hào)。當(dāng)模擬量送至某一輸入端（如IN1或IN2等），由3位地址信號(hào)選擇，而地址信號(hào)由ALE鎖存；EOC是轉(zhuǎn)換情況狀態(tài)信號(hào)（類(lèi)似于AD574的STATUS），當(dāng)啟動(dòng)轉(zhuǎn)換約100us后，EOC產(chǎn)生一個(gè)負(fù)脈沖，以示轉(zhuǎn)換結(jié)束；在EOC的上升沿后，若使輸出使能信號(hào)OE為高電平，則控制打開(kāi)三態(tài)緩沖器，把轉(zhuǎn)換好的8位數(shù)據(jù)結(jié)果輸至數(shù)據(jù)總線(xiàn)。至此ADC0809的一次

3、轉(zhuǎn)換結(jié)束了。圖13 實(shí)驗(yàn)設(shè)備及材料 電腦一臺(tái)，QuartusII 實(shí)驗(yàn)平臺(tái)，EDA實(shí)驗(yàn)箱4 實(shí)驗(yàn)方法步驟及注意事項(xiàng)用VHDL 設(shè)計(jì)的狀態(tài)機(jī)的一般結(jié)構(gòu)有以下幾部分組成：1.    說(shuō)明部分說(shuō)明部分中有新數(shù)據(jù)類(lèi)型TYPE 的定義及其狀態(tài)類(lèi)型（狀態(tài)名）和在此新數(shù)據(jù)類(lèi)型下定義的狀態(tài)變量。狀態(tài)類(lèi)型一般用枚舉類(lèi)型，其中每一個(gè)狀態(tài)名可任意選取。但為了便于辨認(rèn)和含義明確，狀態(tài)名最好有明顯的解釋性意義。狀態(tài)變量應(yīng)定義為信號(hào)，便于信息傳遞。說(shuō)明部分一般放在ARCHITECTURE 和BEGIN之間。2.   

4、60;主控時(shí)序進(jìn)程：狀態(tài)機(jī)是隨外部時(shí)鐘信號(hào)以同步時(shí)序方式工作的，因此狀態(tài)機(jī)中必須包含一個(gè)對(duì)工作時(shí)鐘信號(hào)敏感的進(jìn)程作為狀態(tài)機(jī)的“驅(qū)動(dòng)泵”。當(dāng)時(shí)鐘發(fā)生有效跳變時(shí)，狀態(tài)機(jī)的狀態(tài)才發(fā)生變化。狀態(tài)機(jī)的下一狀態(tài)（包括再次進(jìn)入本狀態(tài)）僅僅取決于時(shí)鐘信號(hào)的到來(lái)。一般地，主控時(shí)序進(jìn)程不負(fù)責(zé)進(jìn)入的下一狀態(tài)的具體狀態(tài)取值。當(dāng)時(shí)鐘的有效跳變到來(lái)時(shí)，時(shí)序進(jìn)程只是機(jī)械地將代表下一狀態(tài)的信號(hào)next_state 中的內(nèi)容送入代表本狀態(tài)的信current_state 中，而信號(hào)next_state 中的內(nèi)容完全由其它的進(jìn)程根據(jù)實(shí)際情況來(lái)決定。當(dāng)然此進(jìn)程中也可以放置一些同步或異步清零、置位方面的控

5、制信號(hào)。總體來(lái)說(shuō)，主控時(shí)序進(jìn)程的設(shè)計(jì)比較固定、單一和簡(jiǎn)單。3.    主控組合進(jìn)程：主控組合進(jìn)程的任務(wù)是根據(jù)外部輸入的控制信號(hào)（包括來(lái)自狀態(tài)機(jī)外部的信號(hào)和來(lái)自狀態(tài)機(jī)內(nèi)部其它非主控的組合或時(shí)序進(jìn)程的信號(hào)），或（和）當(dāng)前狀態(tài)的狀態(tài)值確定下一狀態(tài)（next_state）的取向，即next_state的取值內(nèi)容，以及確定對(duì)外輸出或?qū)?nèi)部其它組合或時(shí)序進(jìn)程輸出控制信號(hào)的內(nèi)容。4.    普通組合進(jìn)程用于配合狀態(tài)機(jī)工作的其它組合進(jìn)程，如為了完成某種算法的進(jìn)程。5.    普通時(shí)序進(jìn)程用于

6、配合狀態(tài)機(jī)工作的其它時(shí)序進(jìn)程，如為了穩(wěn)定輸出設(shè)置的數(shù)據(jù)鎖存器等。一個(gè)狀態(tài)機(jī)的最簡(jiǎn)結(jié)構(gòu)應(yīng)至少由兩個(gè)進(jìn)程構(gòu)成（也有單進(jìn)程狀態(tài)機(jī)，但并不常用）即一個(gè)主控時(shí)序進(jìn)程和一個(gè)主控組合進(jìn)程，一個(gè)進(jìn)程作“驅(qū)動(dòng)泵”，描述時(shí)序邏輯，包括狀態(tài)寄存器的工作和寄存器狀態(tài)的輸出；另一個(gè)進(jìn)程描述組合邏輯，包括進(jìn)程間狀態(tài)值的傳遞邏輯以及狀態(tài)轉(zhuǎn)換值的輸出。當(dāng)然必要時(shí)還可以引入第3 個(gè)和第4 個(gè)進(jìn)程，以完成其它的邏輯功能。圖2為一般狀態(tài)機(jī)結(jié)構(gòu)圖。圖2   一般狀態(tài)機(jī)結(jié)構(gòu)框圖工作示意圖圖3和圖4為控制ADC0809采樣狀態(tài)機(jī)結(jié)構(gòu)圖和狀態(tài)轉(zhuǎn)換圖圖3  采樣狀態(tài)機(jī)結(jié)構(gòu)

7、框圖設(shè)計(jì)提示：設(shè)目標(biāo)器件是EP1C6Q240C8，建議選擇實(shí)驗(yàn)電路結(jié)構(gòu)圖No.5（即結(jié)構(gòu)圖No.5A，附圖1-14，由該圖可見(jiàn)，ADC0809的轉(zhuǎn)換時(shí)鐘CLK已經(jīng)事先接有750KHz的頻率），將實(shí)驗(yàn)系統(tǒng)左下角選擇插針處的“轉(zhuǎn)換結(jié)束”和“A/D使能”用跳線(xiàn)帽短接。下載目標(biāo)文件后，可用螺絲刀旋轉(zhuǎn)實(shí)驗(yàn)系統(tǒng)左下角的電位器，以便為ADC0809提供變化的待測(cè)模擬信號(hào)，這時(shí)數(shù)碼管8和7將顯示ADC0809采樣輸出并被鎖存的數(shù)字值（16進(jìn)制）。圖4  控制ADC0809采樣狀態(tài)圖圖5  控制ADC0809采樣時(shí)序圖二實(shí)驗(yàn)內(nèi)容1 實(shí)驗(yàn)現(xiàn)象與結(jié)果（1）ADC0809 VH

8、DL語(yǔ)言程序如下：LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY adc IS PORT ( CLK : IN STD_LOGIC; RESET : IN STD_LOGIC := '0' EOC : IN STD_LOGIC := '0' DATA : IN STD_LOGIC_VECTOR(7 DOWNTO 0) := "00000000" ALE : OUT STD_LOGIC; START : OUT STD_LOGIC; OE : OUT STD_LOGIC; Q : OUT STD_

9、LOGIC_VECTOR(7 DOWNTO 0) );END adc;ARCHITECTURE BEHAVIOR OF adc IS TYPE type_fstate IS (S0,S1,S2,S3,S4); SIGNAL fstate : type_fstate; SIGNAL reg_fstate : type_fstate; SIGNAL reg_ALE : STD_LOGIC := '0' SIGNAL reg_START : STD_LOGIC := '0' SIGNAL reg_OE : STD_LOGIC := '0' SIGNAL

10、 reg_Q : STD_LOGIC_VECTOR(7 DOWNTO 0) := "00000000"BEGIN PROCESS (CLK,reg_fstate,reg_START,reg_OE,reg_Q) BEGIN IF (CLK='1' AND CLK'event) THEN fstate <= reg_fstate; START <= reg_START; OE <= reg_OE; Q <= reg_Q; END IF; END PROCESS; PROCESS (fstate,RESET,EOC,DATA,reg

11、_ALE) BEGIN IF (RESET='1') THEN reg_fstate <= S0; reg_ALE <= '0' reg_START <= '0' reg_OE <= '0' reg_Q <= "00000000" ALE <= '0' ELSE reg_ALE <= '0' reg_START <= '0' reg_OE <= '0' reg_Q <= "000

12、00000" ALE <= '0' CASE fstate IS WHEN S0 => reg_fstate <= S1; WHEN S1 => reg_fstate <= S2; reg_ALE <= '1' reg_START <= '1' WHEN S2 => IF (EOC = '1') THEN reg_fstate <= S3; ELSE reg_fstate <= S2; END IF; WHEN S3 => reg_fstate <=

13、 S4; reg_OE <= '1' WHEN S4 => reg_fstate <= S0; reg_Q <= DATA(7 DOWNTO 0); WHEN OTHERS => reg_ALE <= 'X' reg_START <= 'X' reg_OE <= 'X' reg_Q <= "XXXXXXXX" report "Reach undefined state" END CASE; ALE <= reg_ALE; END IF; END PROCESS;END BEHAVIOR;2.        仿真分析圖8-5 仿真波形圖 2 對(duì)實(shí)驗(yàn)現(xiàn)象、實(shí)