1、.第3章 邏輯代數及邏輯門【3-1】填空1、與模擬信號相比，數字信號的特點是它的 離散性。一個數字信號只有兩種取值分別表示為0 和1 。 2、布爾代數中有三種最基本運算：與、或和非，在此基礎上又派生出五種基本運算，分別為與非、或非、異或、同或和與或非。 3、與運算的法則可概述為：有“0”出 0 ，全“1”出 1；類似地或運算的法則為有”1”出”1”，全”0”出”0”。 4、摩根定理表示為：=；=。 5、函數表達式Y=，則其對偶式為=。 6、根據反演規則，若Y=，則。 7、指出下列各式中哪些是四變量A B C D的最小項和最大項。在最小項后的（）里填入mi，在最大項后的（）里填入Mi，其它填&#

2、215;（i為最小項或最大項的序號）。 (1) A+B+D (× ); (2) (m7 ); (3) ABC ( × ) (4)AB(C+D) (×); (5) (M9 ) ; (6) A+B+CD (× ); 8、函數式F=AB+BC+CD寫成最小項之和的形式結果應為(3,6,7,11,12,13,14,15),寫成最大項之積的形式結果應為 0,1,2,4,5,8,9,10 ) 9、對邏輯運算判斷下述說法是否正確，正確者在其后（）內打對號，反之打×。（1）若X+Y=X+Z，則Y=Z；( × )（2）若XY=XZ，則Y=Z；( 

3、15; )（3）若XY=XZ，則Y=Z；( )【3-2】用代數法化簡下列各式(1) F1 = (2) F2 =(3) (4)【3-3】用卡諾圖化簡下列各式(1) (2) (3) (4) 或(5) (6) (7)(8)(9) (10)F10=【3-4】用卡諾圖化簡下列各式(1) P1(A,B,C)=(2)P2(A,B,C,D)=(3)P3(A,B,C,D)=(4) P4 (A,B,C,D)=【3-5】用卡諾圖化簡下列帶有約束條件的邏輯函數（1）(2)P2(A,B,C,D)=(3)P3 =AB+AC=0(4) P4 =（A B C D為互相排斥的一組變量，即在任何情況下它們之中不可能兩個同時為1）

4、【3-6】已知: Y1 = Y2 =用卡諾圖分別求出，。解：先畫出Y1和Y2的卡諾圖，根據與、或和異或運算規則直接畫出，的卡諾圖，再化簡得到它們的邏輯表達式：=第4章集成門電路【4-1】 填空1在數字電路中，穩態時三極管一般工作在 開關（放大，開關）狀態。在圖4.1中，若UI<0，則晶體管 截止（截止，飽和），此時UO= 3.7V（5V，3.7V，2.3V）；欲使晶體管處于飽和狀態，UI需滿足的條件為b（a.UI>0；b.；c.）。在電路中其他參數不變的條件下，僅Rb減小時，晶體管的飽和程度加深（減輕，加深，不變）；僅Rc減小時，飽和程度 減輕 （減輕，加深，不變）。圖中C的作用是

5、加速（去耦，加速，隔直）。圖4.1 圖4.22由TTL門組成的電路如圖4.2所示，已知它們的輸入短路電流為IS1.6mA，高電平輸入漏電流IR40A。試問：當A=B=1時，G1的灌（拉，灌）電流為3.2mA ；A=0時，G1的拉（拉，灌）電流為。3圖4.3中示出了某門電路的特性曲線，試據此確定它的下列參數：輸出高電平UOH=3V；輸出低電平UOL=0.3V；輸入短路電流IS=1.4mA；高電平輸入漏電流IR=0.02mA；閾值電平UT=1.5V；開門電平UON=1.5V ；關門電平UOFF=1.5V；低電平噪聲容限UNL=1.2V；高電平噪聲容限UNH=1.5V；最大灌電流IOLMax=15m

6、A；扇出系數No=10 。圖4.34TTL門電路輸入端懸空時，應視為高電平（高電平，低電平，不定）；此時如用萬用表測量輸入端的電壓，讀數約為1.4V （3.5V，0V，1.4V）。5集電極開路門（OC門）在使用時須在輸出與電源（輸出與地，輸出與輸入，輸出與電源）之間接一電阻。6CMOS門電路的特點：靜態功耗極低（很大，極低）；而動態功耗隨著工作頻率的提高而增加（增加，減小，不變）；輸入電阻很大（很大，很小）；噪聲容限高（高，低，等）于TTL門【4-2】電路如圖4.4(a)(f)所示，試寫出其邏輯函數的表達式。圖4.4解：(a) (b) (c) (d) (e) (f) 【4-3】圖4.5中各電路

7、中凡是能實現非功能的要打對號，否則打×。圖(a)為TTL門電路，圖(b)為CMOS門電路。解：(a)(b)圖4.5【4-4】要實現圖4.6中各TTL門電路輸出端所示的邏輯關系各門電路的接法是否正確.如不正確，請予更正。解：圖4.6【4-5】TTL三態門電路如圖4.7(a)所示，在圖(b)所示輸入波形的情況下，畫出F端的波形。(a) (b)圖4.7解：當時，； 當時，。于是，邏輯表達式F的波形見解圖所示。【4-6】圖4.8所示電路中G1為TTL三態門，G2為TTL與非門，萬用表的內阻20k/V，量程5V。當C=1或C=0以及S通或斷等不同情況下，UO1和UO2的電位各是多少.請填入表中

8、，如果G2的懸空的輸入端改接至0.3V，上述結果將有何變化.圖4.8解：C S通 S斷11UO1 =1.4VUO2 =0.3VUO1 =0VUO2 =0.3V00UO1 =3.6VUO2 =0.3VUO1 =3.6VUO2 =0.3V若G2的懸空的輸入端接至0.3V，結果如下表C S通 S斷11UO1 =0.3VUO2 =3.6VUO1 =0VUO2 =3.6V00UO1 =3.6VUO2 =3.6VUO1 =3.6VUO2 =3.6V【4-7】已知TTL邏輯門UoH=3V，UoL=0.3V，閾值電平UT=1.4V，試求圖4.9電路中各電壓表的讀數。解：電壓表讀數V1=1.4V，V2=1.4V

9、，V3=0.3V，V4=3V，V5=0.3V。圖4.9【4-8】如圖4.10(a)所示CMOS電路，已知各輸入波形A、B、C如圖(b)所示，R=10kW，請畫出F端的波形。(a) (b)圖4.10解：當C=0時，輸出端邏輯表達式為F=；當C=1時，F =，即，F = +C。答案見下圖。【4-9】由CMOS傳輸門和反相器構成的電路如圖4.11(a)所示，試畫出在圖(b)波形作用下的輸出UO的波形（UI1=10V UI2=5V）(a) (b) 圖4.11解： 輸出波形見解圖。第5章組合數字電路【5-1】分析圖5.1所示電路的邏輯功能，寫出輸出的邏輯表達式，列出真值表，說明其邏輯功能。圖5.1解：【

10、5-2】邏輯電路如圖5.2所示： 1寫出S、C、P、L的函數表達式； 2當取S和C作為電路的輸出時，此電路的邏輯功能是什么.圖5.2【5-2】解：1. L=YZ2. 當取S和C作為電路的輸出時，此電路為全加器。【5-3】圖5.3是由3線/8線譯碼器74LS138和與非門構成的電路，試寫出P1和P2的表達式，列出真值表，說明其邏輯功能。圖5.3 解：或【5-4】圖5.4是由八選一數據選擇器構成的電路，試寫出當G1G0為各種不同的取值時的輸出Y的表達式。 圖5.4解：結果如表A5.4所示。表A5.4G1 G0Y0 0A0 11 0AB1 1【5-5】用與非門實現下列邏輯關系，要求電路最簡。解： 卡

11、諾圖化簡如圖A5.5所示。圖A5.5 將上述函數表達式轉換為與非式，可用與非門實現，圖略。【5-6】某水倉裝有大小兩臺水泵排水，如圖5.6所示。試設計一個水泵啟動、停止邏輯控制電路。具體要求是當水位在H以上時，大小水泵同時開動；水位在H、M之間時，只開大泵；水位在M、L之間時，只開小泵；水位在L以下時，停止排水。（列出真值表，寫出與或非型表達式，用與或非門實現，注意約束項的使用）圖5.6解：1. 真值表如表A5.6所示；表A5.6H M LF2F10 0 00 00 0 10 10 1 0× ×0 1 11 01 0 0× ×1 0 1× &#

12、215;1 1 0× ×1 1 11 12. 卡諾圖化簡如圖A5.6所示；圖A5.63. 表達式為或按虛線框化簡可得。圖略。【5-7】仿照全加器設計一個全減器，被減數A，減數B，低位借位信號J0，差D，向高位的借位J，要求：1 列出真值表，寫出D、J的表達式； 2 用二輸入與非門實現；3 用最小項譯碼器74LS138實現； 4 用雙四選一數據選擇器實現。解：1. 設被減數為A，減數為B，低位借位為J0，差為D，借位為J。列真值表如表A5.7所示。表A5.7A B J0D J0 0 00 00 0 11 10 1 01 10 1 10 11 0 01 01 0 10 01 1

13、 00 01 1 11 1化簡可得2. 用二輸入與非門實現的邏輯圖見圖A5.7(a)。3. 用74LS138實現的邏輯圖見圖A5.7(b)。4. 用雙四選一數據選擇器實現的邏輯圖見圖A5.7(c)。(a) (b) (c)圖A5.7【5-8】設計一組合數字電路，輸入為四位二進制碼B3B2B1B0，當B3B2B1B0是BCD8421碼時輸出Y=1；否則Y=0。列出真值表，寫出與或非型表達式，用集電極開路門實現。解：1. 根據題意直接填寫函數卡諾圖，如圖A5.8(a)所示。化簡為0的最小項，可得輸出Y的與或非式 2. 用集電極開路門實現的邏輯圖見圖A5.8(b)。 (a) (b)圖A5.8【5-9】

14、試用最小項譯碼器74LS138和和一片74LS00實現邏輯函數解：本題有多種答案，答案之一如圖A5.10所示，其余答案請同學自行設計。圖A5.10【5-10】試用集成四位全加器74LS283和二輸入與非門實現BCD8421碼到BCD5421碼的轉換。解：將BCD8421碼轉換為BCD5421碼時，則前五個數碼不需改變，后五個數碼需要加3，如表A5.11所示。表A5.11被加數(BCD8421)加數和(BCD5421)A3A2A1A0B3B2B1B0S3S2S1S0000000000000000100000001001000000010001100000011010000000100010100

15、111000011000111001011100111010100000111011100100111100由表可得74LS283的加數低兩位的卡諾圖，見圖A5.11(a)所示。設BCD8421碼輸入為DCBA，則化簡可得用74LS283和二輸入與非門實現的邏輯圖見圖A5.11(b)。(a) (b)圖A5.11【5-11】設計一個多功能組合數字電路，實現表5.1所示邏輯功能。表中C1，C0為功能選擇輸入信號；A、B為輸入變量；F為輸出。 1、列出真值表，寫出F的表達式； 2、用八選一數據選擇器和門電路實現。表5.1C1C0F00A+B01AB1011解：1. 輸出F的表達式為2. 用八選一數據

16、選擇器和門電路實現邏輯圖如圖A5.12所示。圖中D0=D3=D4=D7=B；D1=1；D2=0；D5=D6=圖A5.12【5-12】電路如圖5.12(a)所示。1. 寫出L，Q，G的表達式，列出真值表，說明它完成什么邏輯功能。 2. 用圖5.12 (a)、(b)所示電路構成五位數碼比較器。(a) (b)圖5.12解：1. 輸出函數表達式為該電路為一位數碼比較器。2. 將一位數碼比較器的輸出L、Q、G接到74LS85的串行輸入端即可。【5-14】解：設合格為“1”，通過為“1”；反之為“0”。根據題意，列真值表見表A5.14。表A5.14A B CF0 0 000 0 100 1 000 1 1

17、01 0 001 0 111 1 011 1 11化簡可得【5-13】某汽車駕駛員培訓班進行結業考試，有三名評判員，其中A為主評判員，B和C為副評判員。在評判時，按照少數服從多數的原則通過，但主評判員認為合格，方可通過。用與非門組成的邏輯電路實現此評判規定。解：設合格為“1”，通過為“1”；反之為“0”。根據題意，列真值表見表A5.14。表A5.14A B CF0 0 000 0 100 1 000 1 101 0 001 0 111 1 011 1 11化簡可得【5-14】分析圖P5.16所示電路中，當A、B、C、D只有一個改變狀態時，是否存在競爭冒險現象.如果存在，都發生在其他變量為何種取

18、值的情況下.圖5.14解： 由圖可知表達式為當B=0且C=D=1時：Y=當A=D=1且C=0時：Y=B+當B=1,D=0或A=0,B=D=1時：Y=C+當A=0,C=1或A=C=1,B=0時：Y=D+第6章觸發器【6-1】已知由與非門構成的基本RS觸發器的直接置“0”端和直接置“1”端的輸入波形如圖6.1所示，試畫出觸發器Q端和端的波形。圖 6.1 解：基本RS觸發器Q端和端的波形可按真值表確定，要注意的是，當和同時為“0”時，Q端和端都等于“1”。和同時撤消，即同時變為“1”時，Q端和端的狀態不定。見圖6.1（b）所示，圖中Q端和端的最右側的虛線表示狀態不定。圖6.1（b）題6-1答案的波形

19、圖【6-2】觸發器電路如圖6.2(a)所示，在圖(b)中畫出電路的輸出端波形，設觸發器初態為“0”。 (a) (b)圖6.2解： 此題是由或非門構成的RS觸發器，工作原理與由與非門構成的基本RS觸發器一樣，只不過此電路對輸入觸發信號是高電平有效。參照題6-1的求解方法，即可畫出輸出端的波形，見圖6.2(c)。圖6.2(c)【6-3】試畫出圖6.3所示的電路，在給定輸入時鐘作用下的輸出波形，設觸發器的初態為“0”。圖 6.3解： 見圖6.3(b)所示，此電路可獲得雙相時鐘。圖6.3(b)【6-4】分析圖6.4所示電路，列出真值表，寫出特性方程，說明其邏輯功能。圖6.4解：1真值表(CP=0時，保

20、持；CP=1時，如下表） 2特性方程Qn+1=Dn3該電路為鎖存器（時鐘型D觸發器）。CP=0時，不接收D的數據；CP=1時，把數據鎖存，但該電路有空翻。【6-5】試畫出在圖6.5所示輸入波形的作用下，上升和下降邊沿JK觸發器的輸出波形。設觸發器的初態為“0”。 圖 6.5解：見圖6.5(b)所示。圖6.5(b)【6-6】試畫出圖P6.6(a)所示電路，在圖6.6(b)給定輸入下的Q端波形，設觸發器初態為“0”。 (a) (b)圖6.6解：見圖6.6(b)所示。圖6.6(b)【6-7】根據特性方程，外加與非門將D觸發器轉換為JK觸發器，應如何實現.若反過來將JK觸發器轉換為D觸發器，應如何實現

21、.解：J-K觸發器特性方程 D觸發器特性方程 D觸發器轉換為J-K觸發器 如圖6.7（a）所示。J-K觸發器轉換為D觸發器 ， 如圖6.7（b）所示。（a） （b）圖6.7【6-8】電路如圖6.8(a)所示，觸發器為維持阻塞型D觸發器，各觸發器初態均為“0”。1在圖(b)中畫出CP作用下的Q0Q1和Z的波形；2分析Z與CP的關系。(a) (b)圖6.8解：1、CP作用下的輸出Q0 Q1和Z的波形如下圖； 2、Z對CP三分頻。【6-9】電路如圖6.9(a)所示，試在圖(b)中畫出給定輸入波形作用下的輸出波形，各觸發器的初態均為“0”；根據輸出波形，說明該電路具有什么功能.(a) (b)圖6.9解

22、：輸出波形圖見圖6.9(c)圖6.9(c)【6-10】電路如圖6.10所示，試在圖(b)中畫出給定輸入波形作用下輸出端Q0和Q1的波形，設各觸發器的初態均為“0”。(a) (b)圖6.10解：輸出波形圖見圖6.10(c)圖6.10(c)【6-11】電路如圖6.11所示，試在圖(b)中畫出給定輸入波形作用下輸出端Q0 和Q1波形，各觸發器的初態均為“0”。 (a) (b)圖6.11解：見圖6.11(b)所示。該電路A輸入每出現一次下降沿，Q1端就輸出一個寬度等于時鐘周期的脈沖。圖6.11(b)第7章 時序邏輯電路【7-1】已知時序邏輯電路如圖7.1所示，假設觸發器的初始狀態均為0。(1)寫出電路

23、的狀態方程和輸出方程。(2)分別列出X=0和X=1兩種情況下的狀態轉換表，說明其邏輯功能。(3)畫出X=1時，在CP脈沖作用下的Q1、Q2和輸出Z的波形。圖7.1解：1電路的狀態方程和輸出方程2分別列出X=0和X=1兩種情況下的狀態轉換表，見題表7.1所示。邏輯功能為當X=0時，為2位二進制減法計數器；當X=1時，為3進制減法計數器。3X=1時，在CP脈沖作用下的Q1、Q2和輸出Z的波形如圖7.1(b)所示。題表7.1X=0X=1Q2Q1Q2Q10 0 0 01 1 1 01 0 0 10 1 0 00 0圖7.1(b) 【7-2】電路如圖7.2所示，假設初始狀態QaQbQc=000。(1)寫

24、出驅動方程、列出狀態轉換表、畫出完整的狀態轉換圖。(2)試分析該電路構成的是幾進制的計數器。圖7.2解： 1寫出驅動方程2寫出狀態方程3列出狀態轉換表見題表7.2，狀態轉換圖如圖7.2(b)所示。4由FFa、FFb和FFc構成的是六進制的計數器。【7-3】在二進制異步計數器中，請將正確的進位端或借位端（Q或）填入下表觸發方式計數器類型加法計數器減法計數器上升沿觸發由（）端引出進位由（）端引出借位下降沿觸發由（）端引出進位由（）端引出借位解：題表7-3【7-4】電路如圖7.4(a)所示，假設初始狀態Q2Q1Q0=000。 1. 試分析由FF1和FF0構成的是幾進制計數器； 2. 說明整個電路為幾

25、進制計數器。列出狀態轉換表，畫出完整的狀態轉換圖和CP作用下的波形圖。 (a) (b)圖7.4解：1、由FF1和FF0構成的是三進制加法計數器（過程從略） 2、整個電路為六進制計數器。狀態轉換表（略），完整的狀態轉換圖和CP作用下的波形圖如下圖。【7-5】某移位寄存器型計數器的狀態轉換表如表7.5所示。請在圖7.5中完成該計數器的邏輯圖，可以增加必要的門電路。要求：寫出求解步驟、畫出完整的狀態轉換圖。（Q3為高位）表7.6圖7.5解：(1) 根據狀態轉換表畫次態卡諾圖，求出狀態方程。； ； ； (2) 由狀態方程寫驅動方程。； ； ； (3) 驗證自啟動，畫完整狀態轉換圖。電路可自啟動。(4)

26、 電路圖如下圖。【7-6】在圖7.6(a)所示電路中，由D觸發器構成的六位移位寄存器輸出Q6Q5Q4Q3Q2Q1的初態為010100，觸發器FF的初態為0，串行輸入端DSR=0。請在圖7.6 (b)中畫出A、Q及B的波形。 (a) (b)圖7.6解：波形圖如圖7.6(b)所示。圖7.6(b)【7-7】分析圖7.7所示電路，說明它們是多少進制計數器.(a) (b)圖7.7解：圖(a)，狀態轉換順序QDQCQBQA=0®1®2®3®4®5®6®0，是7進制計數器；圖(b)，QDQCQBQA=6®7®8

27、4;9®10®11®12®13®14®15®6，是10進制計數器；【7-8】分析圖7.8所示電路的工作過程1. 畫出對應CP的輸出QaQdQcQb的波形和狀態轉換圖（采用二進制碼的形式、Qa為高位）。2. 按QaQdQcQb順序電路給出的是什么編碼.3. 按QdQcQbQa順序電路給出的編碼又是什么樣的.圖7.8解：1 狀態轉換圖為2按QaQdQcQb順序電路給出的是5421碼。3. 按QdQcQbQa順序電路給出的編碼如下00000010010001101000000100110101011110010000【7-10】試

28、用2片4位二進制計數器74LS160采用清零法和置數法分別實現31進制加法計數器。解：答案略。【7-9】圖7.9為由集成異步計數器74LS90、74LS93構成的電路，試分別說明它們是多少進制的計數器。 (a) (b) (c)圖7.9解：圖(a)，狀態轉換順序QDQCQB=0®1®2®0，是3進制計數器；圖(b)，狀態轉換順序QDQCQB=0®1®2®3®0，是4進制計數器；圖(c)，是37進制計數器。【7-11】圖7.12所示為一個可變進制計數器。其中74LS138為3線/8線譯碼器，當S1=1且時，進行譯碼操作，即當A2

29、A1A0從000到111變化時，依次被選中而輸出低電平。74LS153為四選一數據選擇器。試問當MN為各種不同取值時，可組成幾種不同進制的計數器.簡述理由。圖7.11解：4個JK觸發器構成二進制加法計數器，當計數到 Q4Q3Q2Q1=10000時，74LS138滿足使能條件，對Q3Q2Q1的狀態進行譯碼，譯碼器的輸出Y經過4選1數據選擇器74LS153，在MN的控制下，被選中的Y信號，以低電平的形式對計數器清零。不同的MN即可改變圖7.11所示電路的計數進制，具體見下表。M N進制0 0八0 1九1 0十四1 1十五第8章 存儲器【8-1】填空1按構成材料的不同，存儲器可分為磁芯和半導體存儲器

30、兩種。磁芯存儲器利用來存儲數據；而半導體存儲器利用來存儲數據。兩者相比，前者一般容量較；而后者具有速度的特點。2半導體存儲器按功能分有和兩種。3ROM主要由和兩部分組成。按照工作方式的不同進行分類，ROM可分為、和三種。4某EPROM有8條數據線，13條地址線，則存儲容量為。5DRAM 速度SRAM，集成度SRAM。6DRAM是RAM，工作時（需要，不需要）刷新電路；SRAM是RAM，工作時（需要，不需要）刷新電路。7. FIFO的中文含義是 。解：1正負剩磁，器件的開關狀態，大，快。2ROM，RAM。3地址譯碼器，存儲矩陣，固定內容的ROM 、 PROM，EPROM三種。4213×

31、8。 5低于，高于。6動態，需要；靜態，不需要。7先進先出數據存儲器。【8-2】圖8.2是16×4位ROM，A3A2A1A0為地址輸入，D3D2D1D0為數據輸出，試分別寫出D3、D2、D1和D0的邏輯表達式。 圖8.2解：【8-3】用16×4位ROM做成兩個兩位二進制數相乘（A1A0×B1B0）的運算器，列出真值表，畫出存儲矩陣的陣列圖。解：圖8.3【8-4】由一個三位二進制加法計數器和一個ROM構成的電路如圖8.4(a)所示 1寫出輸出F1、F2和F3的表達式； 2畫出CP作用下F1、F2和F3的波形（計數器的初態為”0“） (a) (b)圖8.4解：1 2圖

32、8.4（b）【8-5】用ROM實現全加器。解： 圖8.5第9章 可編程邏輯器件及Verilog語言【9-1】簡述CPLD與FPGA的結構特點.解：CPLD采用了與或邏輯陣列加上輸出邏輯單元的結構形式；而FPGA的電路結構由若干獨立的可編程邏輯模塊組成，用戶可以通過編程將這些模塊連接成所需要的數字系統。CPLD屬于粗粒結構，FPGA屬于細粒結構。CPLD是基于乘積項的可編程結構，而在FPGA中，其基本邏輯單元LE是由可編程的查找表（LUT，Look-Up Table）構成的， LUT本質上就是一個RAM。【9-2】簡述手工設計與PLD設計的流程.解： 答：手工設計：第一步，設計電路，畫出邏輯圖；

33、第二步，選擇邏輯元器件。第三步，進行正確的連線。 PLD的設計流程：首先根據設計要求寫出相應的邏輯表達式，畫出設計草圖，接著在計算機上利用PLD軟件通過原理圖輸入方式或硬件描述語言（HDL）輸入方式輸入邏輯設計描述，經計算機仿真驗證后，下載到PLD器件中，最后再通過外部實際輸入輸出對設計進行驗證。【9-3】用PLD器件實現的電路仿真結果如圖9.4所示，請指出電路的功能。 (a) (b)(c)圖9.4解：圖P9.4(a)為二選一數據選擇器，圖P9.4 (b) 邊沿型D觸發器，圖P9.4 (c)為電平觸發D觸發器。【9-4】Verilog語言程序清單如下，寫出電路的邏輯功能，并通過QuartusI

34、I進行仿真。module count(out,data,load,reset,clk);output7:0 out;input7:0 data;input load,clk,reset;reg7:0 out;always (posedge clk)beginif (!reset) out = 8'h00;else if (load) out = data;else out = out - 1;endendmodule解：Verilog語言程序清單如下，寫出電路的邏輯功能，并通過QuartusII進行仿真。module count(out,data,load,reset,clk);out

35、put7:0 out;input7:0 data;input load,clk,reset;reg7:0 out;always (posedge clk)beginif (!reset) out = 8'h00;else if (load) out = data;else out = out - 1;endendmodule【9-5】Verilog語言程序清單如下，寫出電路的邏輯功能表，并通過QuartusII進行仿真。module yima(A,EN,Y);output 7:0 Y;input 2:0 A;input EN;reg7:0 Y;wire 3:0 temp=A,EN;al

36、wayscase (temp)4'b0001 : Y=8'b00000001; 4'b1001 : Y=8'b00000010; 4'b0101 : Y=8'b00000100; 4'b1101 : Y=8'b00001000; 4'b0011 : Y=8'b00010000; 4'b1011 : Y=8'b00100000; 4'b0111 : Y=8'b01000000; 4'b1111 : Y=8'b10000000; default : Y=8'b11

37、111111;endcaseendmodule 解：3輸入8輸出譯碼器。仿真波形圖見P9.5(a)，仿真電路圖見P9.5(b)。 (a)仿真波形圖(b) 仿真電路圖圖9.5 【9-6】Verilog語言程序清單如下，寫出電路的邏輯功能表，并通過QuartusII進行仿真。module bianma(Y,A);output 2:0 A;input 7:0 Y;reg 2:0 A;wire 7:0 temp=Y;always case (temp)8'b00000001: A=3'b000;8'b00000010: A=3'b100;8'b00000100:

38、 A=3'b010;8'b00001000: A=3'b110;8'b00010000: A=3'b001;8'b00100000: A=3'b101;8'b01000000: A=3'b011;8'b10000000: A=3'b111;default A=3'b000;endcase endmodule 解：8輸入3輸出編碼器。仿真波形圖見P9.6(a)，仿真電路圖見P9.6(b)。（a）仿真波形圖(b) 仿真電路圖圖 P9.6【9-7】用Verilog寫出60進制計數器的程序，并進行仿真第10

39、章 脈沖產生及變換電路 【10-1】試計算圖10.1中單穩態觸發器74LS122的暫穩態時間，Rext=10kW、Cext=100nF。圖10.1解：根據圖中所給參數，暫穩態時間twtw=0.7RextCext=0.7´10´103´100´10-9=0.7ms【10-2】圖10.2（a）是由555定時器構成的單穩態觸發電路。 1.簡要說明其工作原理； 2.計算暫穩態維持時間tw 3.畫出在圖10.2（b）所示輸入ui作用下的uC和uO的波形。4.若ui的低電平維持時間為15ms，要求暫穩態維持時間tw不變，應采取什么措施.(a) （b）圖10.2解：1

40、、工作原理（略）； 2、暫穩態維持時間tw=1.1RC=10ms； 3、uc和uo的波形如下圖：4若ui的低電平維持時間為15ms，要求暫穩態維持時間tw不變，可加入微分電路【10-3】圖10.3（a）為由555定時器和D觸發器構成的電路，請問：1555定時器構成的是那種脈沖電路.2在圖10.3（b）中畫出uc、u01、u02的波形；3計算u01和u02的頻率。（a） （b）圖10.3解：1、555定時器構成多諧振蕩器 2、uc, uo1, uo2的波形 3、uo1的頻率f1=uo2的頻率f2=158Hz【10-4】由555定時器構成的電路如圖10.4 (a)所示，其中、。回答下列問題：1.

41、說明由555定時器構成的電路名稱。2. 如果輸入信號ui如圖10.4 (b)所示，畫出電路輸出uo的波形。(a) (b)圖10.4解：1. 該電路為555定時器構成的施密特觸發器。.(3分)2. 由電路圖可知，電路的閾值電壓為在給定輸入ui信號條件下，電路輸出uo的波形如圖10.4(b)所示。.(3分)圖10.4(b)【10-5】由555定時器構成的施密特觸發器如圖10.5（a）所示。1在圖（b）中畫出該電路的電壓傳輸特性曲線；2如果輸入ui為圖（c）的波形；所示信號，對應畫出輸出uO的波形；3為使電路能識別出ui中的第二個尖峰，應采取什么措施.4在555定時器的哪個管腳能得到與3腳一樣的信號

42、，如何接法.（a）（b）（c）圖10.5圖10.5(b)解：1見圖10.5(b)所示。2. 見圖10.5(c)所示。3. 為使電路能識別出uI中的第二個尖峰，應使5腳接3V左右控制電壓，降低閾值。4. 7腳，在 7腳與電源間接上拉電阻。【10-6】由555定時器構成的電子門鈴電路如圖10.6所示，按下開關S使門鈴Y鳴響，且抬手后持續一段時間。1. 計算門鈴鳴響頻率；2. 在電源電壓VCC不變的條件下，要使門鈴的鳴響時間延長，可改變電路中哪個元件的參數.3. 電路中電容C2和C3具有什么作用.圖10.6解：1. 已知555定時器構成多諧振蕩器，門鈴振蕩頻率為2. R3和C4構成放電回路，使兩個參

43、數增大，可延長放電時間常數。3. 電容C2具有濾波作用，抑制電源中的高頻干擾；電容C3具有“通交流、阻斷直流”作用。【10-7】圖10.7為由兩個555定時器接成的延時報警器，當開關S斷開后，經過一定的延遲時間td后揚聲器開始發出聲音。如果在遲延時間內閉合開關，揚聲器停止發聲。在圖中給定的參數下，計算延遲時間td和揚聲器發出聲音的頻率。圖10.7解：延遲時間揚聲器發出聲音的頻率第11章 數模與模數轉換器【11-1】填空18位D/A轉換器當輸入數字量只有最高位為高電平時輸出電壓為5V,若只有最低位為高電平，則輸出電壓為。若輸入為10001000，則輸出電壓為。2A/D轉換的一般步驟包括、和。3已知被轉換信號的上限頻率為10kHZ，則A/D轉換器的采樣頻率應高于。完成一次轉換所用時間應小于。4衡量A/D轉換器性能的兩個主要指標是和。5就逐次逼近型和雙積分型兩種A/D轉換器而言，抗干擾能力強；轉換速度快。解：1 40mV ， 5.32V 。 2采樣，保持，量化，編碼。 3 20kHz，。 4精度，速度。 5 雙積分型，逐次逼近型。【11-2】對于一個8位D/A轉換器，若最小輸出電壓增量