1、半導體存儲器和可編程邏輯器件第1頁，共60頁，2022年，5月20日，1點46分，星期二一 RAM的基本結構 由存儲矩陣、地址譯碼器、讀寫控制器、輸入/輸出控制、片選控制等幾部分組成。7.1 隨機存取存儲器（RAM）第2頁，共60頁，2022年，5月20日，1點46分，星期二 1. 存儲矩陣圖中，1024個字排列成3232的矩陣。為了存取方便，給它們編上號。32行編號為X0、X1、X31，32列編號為Y0、Y1、Y31。這樣每一個存儲單元都有了一個固定的編號，稱為地址。 第3頁，共60頁，2022年，5月20日，1點46分，星期二2地址譯碼器將寄存器地址所對應的二進制數(shù)譯成有效的行選信號和列選

2、信號，從而選中該存儲單元。 采用雙譯碼結構。 行地址譯碼器：5輸入32輸出，輸入為A0、A1 、A4， 輸出為X0、X1、X31； 列地址譯碼器：5輸入32輸出，輸入為A5、A6 、A9，輸出為Y0、Y1、Y31， 這樣共有10條地址線。例如，輸入地址碼A9A8A7A6A5A4A3A2A1A0=0000000001，則行選線X11、列選線Y01，選中第X1行第Y0列的那個存儲單元。第4頁，共60頁，2022年，5月20日，1點46分，星期二3 RAM的存儲單元六管NMOS靜態(tài)存儲單元只有當行、列選擇線均為高電平時，該存儲單元才會被選中。第5頁，共60頁，2022年，5月20日，1點46分，星期

3、二三管動態(tài)存儲單元數(shù)據(jù)存儲在電容C里，當電容充有足夠的電荷時，為邏輯狀態(tài)0。當有讀數(shù)據(jù)時，可對該存儲單元進行刷新。只要該行有讀信號，該行數(shù)據(jù)均可刷新。第6頁，共60頁，2022年，5月20日，1點46分，星期二靜態(tài)RAM存儲單元所用的管子多，功耗大，集成度受到影響，目前常用的是動態(tài)RAM。單管動態(tài)存儲單元數(shù)據(jù)存儲在Cs中，T為門控管，通過控制T的導通與截止，可以把數(shù)據(jù)從存儲單元送至位線上或?qū)⑽痪€上的數(shù)據(jù)寫入到存儲單元。第7頁，共60頁，2022年，5月20日，1點46分，星期二 4. 片選及輸入/輸出控制電路 當選片信號CS1時，G5、G4輸出為0，三態(tài)門G1、G2、G3均處于高阻狀態(tài)，輸入/

4、輸出（I/O）端與存儲器內(nèi)部完全隔離，存儲器禁止讀/寫操作，即不工作；當CS0時，芯片被選通：當 1時，G5輸出高電平，G3被打開，于是被選中的單元所存儲的數(shù)據(jù)出現(xiàn)在I/O端，存儲器執(zhí)行讀操作；當 0時，G4輸出高電平，G1、G2被打開，此時加在I/O端的數(shù)據(jù)以互補的形式出現(xiàn)在內(nèi)部數(shù)據(jù)線上，存儲器執(zhí)行寫操作。第8頁，共60頁，2022年，5月20日，1點46分，星期二讀出操作過程如下：（1）欲寫入單元的地址加到存儲器的地址輸入端；（2）加入有效的選片信號CS；（3）將待寫入的數(shù)據(jù)加到數(shù)據(jù)輸入端。（3）在 線上加低電平，進入寫工作狀態(tài)；（4）讓選片信號CS無效，I/O端呈高阻態(tài)。 二. RAM的

5、工作時序（以寫入過程為例）第9頁，共60頁，2022年，5月20日，1點46分，星期二三 RAM的容量擴展1位擴展用8片1024（1K）1位RAM構成的10248位RAM系統(tǒng)。第10頁，共60頁，2022年，5月20日，1點46分，星期二2字擴展用8片1K8位RAM構成的8K8位RAM。第11頁，共60頁，2022年，5月20日，1點46分，星期二擴展后的存儲器系統(tǒng)，它的地址空間有多大？地址又是如何分配的？某RAM芯片存有2048個字，每個字長為8位，該芯片應有 個地址引腳，I/O引腳應有 個 11 8 第12頁，共60頁，2022年，5月20日，1點46分，星期二RAM的芯片簡介(6116)

6、6116為2K8位靜態(tài)CMOSRAM芯片引腳排列圖：A0A10是地址碼輸入端，D0D7是數(shù)據(jù)輸出端， 是選片端， 是輸出使能端， 是寫入控制端。第13頁，共60頁，2022年，5月20日，1點46分，星期二（2）一次性可編程ROM（PROM）。出廠時，存儲內(nèi)容全為1（或全為0），用戶可根據(jù)自己的需要編程，但只能編程一次。7.2 只讀存儲器(ROM) 一 ROM的分類按照數(shù)據(jù)寫入方式特點不同，ROM可分為以下幾種：（1）固定ROM（又叫掩膜ROM）。廠家把數(shù)據(jù)寫入存儲器中，用戶無法進行任何修改。（3）光可擦除可編程ROM（EPROM）。采用浮柵技術生產(chǎn)的可編程存儲器。其內(nèi)容可通過紫外線照射而被擦

7、除，可多次編程。第14頁，共60頁，2022年，5月20日，1點46分，星期二（5）快閃存儲器（Flash Memory）。也是采用浮柵型MOS管，存儲器中數(shù)據(jù)的擦除和寫入是分開進行的，數(shù)據(jù)寫入方式與EPROM相同，一般一只芯片可以擦除/寫入100次以上。（4）電可擦除可編程ROM（E2PROM）。也是采用浮柵技術生產(chǎn)的可編程ROM，但是構成其存儲單元的是隧道MOS管，是用電擦除，并且擦除的速度要快的多（一般為毫秒數(shù)量級）。E2PROM的電擦除過程就是改寫過程，它具有ROM的非易失性，又具備類似RAM的功能，可以隨時改寫（可重復擦寫1萬次以上）。第15頁，共60頁，2022年，5月20日，1點

8、46分，星期二二、二極管陣列的掩膜ROM 二極管存貯矩陣字地址譯碼器W0W1W2W3A1A0字線位線地址線輸出三態(tài)門D3 D2 D1 D0數(shù)據(jù)線輸出使能 OEA1A0 W3W2 W1 W0 D3D2D1D00 0 0 0 0 1 1 1 1 00 1 0 0 1 0 0 1 0 11 0 0 1 0 0 1 1 0 01 1 1 0 0 0 0 0 1 1每個單元所存數(shù)據(jù)第16頁，共60頁，2022年，5月20日，1點46分，星期二PROM（熔絲式）電路原理字線位線熔斷絲第17頁，共60頁，2022年，5月20日，1點46分，星期二(1)PLD的邏輯表示方法固定連接編程連接不連接熔絲第18頁，

9、共60頁，2022年，5月20日，1點46分，星期二（2）PLD的圖形符號緩沖門AAA相當于&1AAAABCY與門AY&BCABCY或門AY1BCABCYAY&B可編程連接或不連接第19頁，共60頁，2022年，5月20日，1點46分，星期二PLD圖形符號（續(xù)）與或門A B C DY多輸入端或門畫法多輸入端與門畫法第20頁，共60頁，2022年，5月20日，1點46分，星期二門電路符號中美對照表&11&1=1與或非與非或非異或第21頁，共60頁，2022年，5月20日，1點46分，星期二清華大學電機系唐慶玉2003年11月15日編三、PROM的內(nèi)部結構及編程 AND陣列固定OR陣列可編程輸出輸

10、入O2 O1 O0I2 I1 I0第22頁，共60頁，2022年，5月20日，1點46分，星期二例1 用PROM實現(xiàn)半加器半加器邏輯式F=AB+AB=A BC=ABF CA B 如何用PROM實現(xiàn)全加器？第23頁，共60頁，2022年，5月20日，1點46分，星期二例2 用PROM實現(xiàn)三變量奇數(shù)校驗電路A B CYABC Y0 0 0 00 0 1 10 1 0 10 1 1 01 0 0 11 0 1 01 1 0 01 1 1 1真值表第24頁，共60頁，2022年，5月20日，1點46分，星期二四、光可擦除可編程ROM（EPROM） EPROM是一種可以多次重復使用的ROM，其存儲位結構

11、如圖6.8所示。它的每個存儲位都制作一個管子，但與掩膜式ROM不同，其柵極G懸浮于高阻抗的SiO2層中，浮柵上有無電荷將決定管子是否導通，即該位狀態(tài)是0還是1。編程時，在較高的編程電壓Vpp的作用下，電荷可以感生進入浮柵。因SiO2的高阻抗，電荷一旦進入浮柵后可以保持十年以上。若要擦除已寫入的數(shù)據(jù)，可用紫外光照射浮柵，使浮柵上的電荷獲得足夠的能量越過SiO2層逐漸泄放，回到初始狀態(tài)。為便于紫外光線透入，EPROM一般都帶有石英玻璃窗口。為避免陽光或其他光源中的紫外線對EPROM起作用，正常使用時，窗口上應該貼上一層不透明的保護膜。第25頁，共60頁，2022年，5月20日，1點46分，星期二圖

12、 6.8 EPROM存儲位模型圖EPROM是目前使用最廣泛的一類ROM，甚至有些廉價的塑封EPROM根本就不制作石英玻璃窗口，目的是降低制作成本，不過這種EPROM只能編程一次。 第26頁，共60頁，2022年，5月20日，1點46分，星期二EPROM舉例2764第27頁，共60頁，2022年，5月20日，1點46分，星期二五、電可改寫只讀存儲器E2PROM由于EPROM在擦除時必須用紫外線照射，因而給使用者帶來不便。而E2PROM正是為克服這一缺點而出現(xiàn)的新型存儲器。E2PROM的存儲位結構與EPROM相似，但在浮柵與漏極間增加了一個隧道管，使電荷可以在浮柵與漏極之間雙向流動，不再需要紫外線

13、來激發(fā)，即編程和擦除均可用電來完成。E2PROM既能像EPROM那樣長期保存信息，又能在在線情況下隨時改寫；既可單字節(jié)改寫，又可全片擦除改寫。第28頁，共60頁，2022年，5月20日，1點46分，星期二六、ROM容量的擴展（1）字長的擴展（位擴展）現(xiàn)有型號的EPROM，輸出多為8位。下圖是將兩片2764擴展成8k16位EPROM的連線圖。第29頁，共60頁，2022年，5月20日，1點46分，星期二用8片2764擴展成64k8位的EPROM：（2）字數(shù)擴展（地址碼擴展）第30頁，共60頁，2022年，5月20日，1點46分，星期二7.3可編程邏輯器件（PLD）PLDProgrammable

14、Logic Devices 大規(guī)模集成電路，集成了大量的門電路和觸發(fā)器，用戶可編程構成所需電路。清華大學電機系唐慶玉2003年11月15日編優(yōu)點：（1）節(jié)省集成芯片的數(shù)量節(jié)省電路板面積， 節(jié)省電耗，減少產(chǎn)品體積，降低成本（2）電路保密，不易被他人仿造第31頁，共60頁，2022年，5月20日，1點46分，星期二清華大學電機系唐慶玉2003年11月15日編PLD類型（1）PROM型（Programmable ROM）（2）PLA型（ Programmable Logic Array 可編程邏輯陣列 ）（3）PAL型（ Programmable Array Logic可編程陣列邏輯）（4）GAL型

15、（Generic Array Logic通用陣列邏輯）（5）CPLD型（ Complex PLD）最復雜簡單較復雜第32頁，共60頁，2022年，5月20日，1點46分，星期二清華大學電機系唐慶玉2003年11月15日編結構: AND邏輯陣列+OR邏輯陣列 類型 AND陣列 OR陣列 D觸發(fā)器PROM 連接固定 可編程（一次性）PLA 可編程（一次性） 可編程（一次性）PAL 可編程（可多次電擦除） 連接固定 8個GAL 可編程（可多次電擦除） 連接固定 8個輸出比PAL增加“可編程輸出邏輯宏單元”使編程更靈活。第33頁，共60頁，2022年，5月20日，1點46分，星期二PLD的誕生不僅簡化

16、了數(shù)字邏輯系統(tǒng)的設計過程，而且降低了數(shù)字系統(tǒng)的體積和成本，提高了系統(tǒng)的可靠性，PLD作為規(guī)格化邏輯設計方法已應用多年。最先主要是掩膜可編程，主要是作為ROM用于計算機內(nèi)部。后來出現(xiàn)了熔絲可編程邏輯器件，人們可通過簡單的編程設備對邏輯器件進行編程，產(chǎn)生了半定制邏輯器件。由于EPROM(可擦可編程只讀存儲器)及E2ROM(電可擦除存儲器)工藝的問世，PLD得到了快速發(fā)展及廣泛應用。它從根本上改變了系統(tǒng)設計方法，大大簡化了系統(tǒng)設計。第34頁，共60頁，2022年，5月20日，1點46分，星期二一、PLD電路的表示方法用邏輯電路的一般表示法很難描述PLD器件內(nèi)部電路，為了在芯片的內(nèi)部配置和邏輯圖之間建

17、立一一對應關系，對描述PLD基本結構的有關邏輯符號和規(guī)則作出某些約定，使其邏輯圖和真值表結合在一起構成一種緊湊而易于識讀的形式，現(xiàn)對這些約定作簡單介紹。第35頁，共60頁，2022年，5月20日，1點46分，星期二PLD的基本結構是與門和或門，左圖給出了三輸入與門的兩種表示法。傳統(tǒng)表示法中與門的3個輸入A、B、C在PLD表示法中稱為3個輸入項，而輸出F稱為“與”項。同樣，或門也采用類似方法表示。（a）傳統(tǒng)表示法 PLD的與門表示法 （b）PLD表示法第36頁，共60頁，2022年，5月20日，1點46分，星期二圖63表示PLD的典型輸入緩沖器。它的兩個輸出B、C是其輸入A的原和反，其邏輯關系為

18、：圖6.3 PLD輸入緩沖器第37頁，共60頁，2022年，5月20日，1點46分，星期二圖8.4(a)給出了PLD陣列交叉點上的三種連接方式。實點“”表示固定連接；“”表示可編程連接；沒有“”也沒有“”的表示兩線不連接。如圖84(b)中的輸出F =AC 。 （a） （b）圖8.4 PLD連接表示方式第38頁，共60頁，2022年，5月20日，1點46分，星期二二、可編程邏輯陣列PLA從前面的介紹可知，ROM的地址譯碼器采用全譯碼方式，n個地址碼可選中2n個不同的存儲單元。而且，地址碼與存儲單元有一一對應的關系，因此，即使有多個存鍺單元所存放的內(nèi)容完全相同也必須重復存放，無法節(jié)省這些單元。從實

19、現(xiàn)邏輯函數(shù)的角度看，ROM的“與”陣列固定地產(chǎn)生n個輸入變量的全部最小項。而對于大多數(shù)邏輯函數(shù)而言，并不需要使用全部最小項，有許多最小項是無用的，尤其對于包含約束條件的邏輯函數(shù)，許多最小項是不可能出現(xiàn)的。因此，ROM的“與”陣列不能獲得充分利用而造成硬件浪費，使得芯片面積的利用率不高。為了解決此問題，在ROM的基礎上出現(xiàn)了一種“與”陣列和“或”陣列均可編程的邏輯器件，即可編程邏輯陣列PLA(Programmable Logic Array)。第39頁，共60頁，2022年，5月20日，1點46分，星期二（一）、PLA的邏輯結構PLA的邏輯結構與ROM類似，也是由一個“與”陣列和一個“或”陣列構

20、成。所不同的是它的“與”陣列和“或”陣列一樣是可編程的。而且，n個輸入變量的“與”陣列不再是產(chǎn)生2n個“與”項，而是有n個與門就提供n個“與”項，每個“與”項與哪些變量相關可由編程決定。“或”陣列通過編程可選擇需要的“與”項相“或”，形成“與或”函數(shù)式。由PLA實現(xiàn)的“與或”函數(shù)式是最簡“與或”表達式。第40頁，共60頁，2022年，5月20日，1點46分，星期二AND陣列可編程OR陣列可編程O2 O1 O0I2 I1 I0輸出輸入第41頁，共60頁，2022年，5月20日，1點46分，星期二PLA的存儲容量不僅與輸入變量個數(shù)和輸出端個數(shù)有關，而且還和它的“與”項數(shù)(即與 門數(shù))有關，其存儲容

21、量用輸入變量數(shù)(n)、與項數(shù)(p)、輸出端數(shù)(m)來表示。如圖6.11所示PLA的容量為383。目前常見的有容量為16488和14一968等PLA器件。 第42頁，共60頁，2022年，5月20日，1點46分，星期二 （二）、采用PLA進行邏輯設計采用PLA進行邏輯設計，可以十分有效地實現(xiàn)各種邏輯功能。相對ROM而言，PLA更靈活、更經(jīng)濟、結構更簡單。用PLA設計組合邏輯電路時，一般首先將給定問題的邏輯函數(shù)按多輸出邏輯函數(shù)的化簡方法簡化成最簡“與或”表達式，然后，根據(jù)最簡表達式中的不同“與”項以及各函數(shù)式的“與”項之和分別構成“與”陣列和“或”陣列，并畫出陣列邏輯圖即可。第43頁，共60頁，2

22、022年，5月20日，1點46分，星期二例3 用PLA實現(xiàn)三八譯碼器A2A1A00 0 0 只 =0Y00 0 1 只 =0Y11 1 1 只 =0Y7輸出三八譯碼器真值表A2 A1 A0Y0 Y1 Y7A2A1A0A2A1A0第44頁，共60頁，2022年，5月20日，1點46分，星期二 例62 用PLA設計一個代碼轉換電路，將一位十進制數(shù)的8421BCD碼轉換成余3碼。 解 設A，B，C，D表示8421BCD碼的各位，W，X，Y，Z表示余3碼的各位。可得轉換電路的真值表如表6.2所列。第45頁，共60頁，2022年，5月20日，1點46分，星期二表6.2 一位十進制數(shù)的8421BCD碼與余

23、3碼的轉換真值表A B C DW X Y ZA B C DW X Y Z0 0 0 00 0 1 11 0 0 01 0 1 10 0 0 10 1 0 01 0 0 11 1 0 00 0 1 00 1 0 11 0 1 0d d d d0 0 1 10 1 1 01 0 1 1d d d d0 1 0 00 1 1 11 1 0 0d d d d0 1 0 11 0 0 01 1 0 1d d d d0 1 1 01 0 0 11 1 1 0d d d d0 1 1 11 0 1 01 1 1 1d d d d第46頁，共60頁，2022年，5月20日，1點46分，星期二根據(jù)表6.2寫出函

24、數(shù)表達式，并按照多輸出函數(shù)化簡法則用卡諾圖進行化簡后，可得如下最簡“與或”表達式由此可見，全部輸出函數(shù)只包含9個不同“與”項。所以，該代碼轉換電路可用一個容量為494的PLA實現(xiàn)，其陣列圖如圖6.12所示。第47頁，共60頁，2022年，5月20日，1點46分，星期二圖 6.12 一位十進制數(shù)的8421BCD碼轉換 成余3碼的PLA陣列邏輯圖 第48頁，共60頁，2022年，5月20日，1點46分，星期二三、可編程陣列邏輯器件PALPAL器件的與陣列是可編程的，或陣列是固定的。 PAL(Programmable Array Logic)是在ROM和PLA的基礎上發(fā)展起來的一種可編程邏輯器件。為

25、了能提供最高性能和最有效的結構，PAL力求既有規(guī)則的陣列結構，又能實現(xiàn)靈活多變的邏輯功能，同時編程簡單，易于實現(xiàn)。它相對于ROM而言更靈活，且易于完成多種邏輯功能，同時又比PLA工藝簡單，易于編程和實現(xiàn)。第49頁，共60頁，2022年，5月20日，1點46分，星期二圖6.13 三輸入三輸出PAL的邏輯結構圖第50頁，共60頁，2022年，5月20日，1點46分，星期二四、可編程通用陣列邏輯器件GALGAL(Generic Array Logic)器件是1985年由美國LATTICE公司開發(fā)并商品化的一種新型PLD器件。它是在PAL器件的基礎上綜合了E2ROM和CMOS技術發(fā)展起來的一種新型技術

26、。GAL器件比PAL功能更強、性能更優(yōu)越，具有PAL器件所沒有的可電擦除、可多次重新編程及可組態(tài)其結構的特點。這些特點形成了器件的可測試性和高可靠性，且具有更大的靈活性。第51頁，共60頁，2022年，5月20日，1點46分，星期二GAL器件按門陣列的可編程結構可分為兩大類：一類是與PAL基本結構相似的普通型GAL器件，其與門陣列是可編程的，或門陣列是固定連接的，如20引腳的GAL16V8；另一類是與PLA器件相類似的新一代GAL器件，其與門陣列和或門陣列都是可編程的，如24引腳的GAL39V8便屬于這一類器件。由于GAL的內(nèi)部邏輯結構較為復雜。第52頁，共60頁，2022年，5月20日，1點46分，星期二7.4復雜的可編程邏輯器件CPLD一、CPLD的結構其特點是在系統(tǒng)可編程（ISP）。在系