1、同步時序電路和異步時序電路觸發器是構成時序邏輯電路的基本元件，根據電路中各級觸發器時鐘端的連接方式，可以將 時序邏輯電路分為同步時序電路和異步時序電路。在同步時序電路中，各觸發器的時鐘端全部連 接到同一個時鐘源上，統一受系統時鐘的控制，因此各級觸發器的狀態變化是同時的。在異步時 序邏輯電路中，各觸發器的時鐘信號是分散連接的，因此觸發器的狀態變化不是同時進行的。 8.2.1同步時序電路設計同步時序電路原理說明從構成方式上講，同步時序電路所有操作都是在同一時鐘嚴格的控制下步調一致地完成的。 從電路行為上講，同步電路的時序電路共用同一個時鐘，而所有的狀態變化都是在時鐘的上升沿 (或下降沿)完成的。例

2、如，基本的D觸發器就是同步電路，當時鐘上升沿到來時，寄存器把D 端的電平傳到Q輸出端；在上升沿沒有到來時，即使D端數據發生變化，也不會立即將變化后的 數據傳到輸出端Q，需要等到下一個時鐘上升沿。換句話說，同步時序電路中只有一個時鐘信號。同步電路的Verilog HDL描述同步邏輯是時鐘之間存在固定因果關系的邏輯，所有時序邏輯都在同源時鐘的控制下運行。 注意，在Verilog HDL實現時并不要求同一時鐘，而是同源時鐘。所謂的同源時鐘是指同一個時 鐘源衍生頻率比值為2的幕次方，且初相位相同的時鐘。例如，clk信號和其同初相的2分頻時 鐘、4分頻就是同源時鐘。典型的同步描述在Verilog HDL

3、設計中，同步時序電路要求在程序中所有always塊的posedge/negedge關 鍵字后，只能出現同一個信號名稱(包括同源的信號)，并且只能使用一個信號跳變沿。下面給 出一個同步時序電路的描述實例。【例8-9】通過Verilog HDL給出一個同步的與門。madmle syn_ancigate (elk, a_in, b_inr y_au.t)；input elk, a_inf b_in;output y_1;reg y_auu;always (posedge clk) begin y_out a_in & h_z_n;endEndnodixle上述程序比較簡單，這里就不給出其仿真結果。同

4、步復位的描述同步復位，顧名思義，就是指復位信號只有在時鐘上升沿為有效電平時，才能達到復位的 效果。否則，無法完成對系統的復位工作。同步復位的Verilog描述模板如下：always & (posedge elk) begin if (?Rst_n)IM!end下面給出一個同步復位的應用實例。【例8-10】給例8-9的同步與門添加一個同步復位功能。modul e s yn r s t:n_andga t e (alk, rst_nr a_inF b_in, y_out)；input elk,b_in, r3t_n;output y_out;reg;always (posedge elk) beg

5、inif(!rst_n)y_out = 0;Isey_out = a_in & b_in;endEndnoduLe在ISE中的綜合結果如圖8-25所示，可以看出，復位信號rst_n通過D觸發器的控制端 來實現。118-25例偵0的RIL廠響圖上述程序在ISE中的仿真結果如圖8-26所示，復位信號并不是立即變高后與門邏輯就開 始工作，而要等到時鐘信號clk的上升沿采樣到rst_n信號變高后，與門邏輯才會對clk上升沿 采樣到的輸入進行與運算。CmTEiii SiirrnMiari rirfiD*： loco 啪75Illin&II00I I Ins- I125I InsI15C | |n&I17

6、5|nsI |0011nsI225 ns1 1 ! 1250 ns1 1 1 1 12 75 ns11300 Ia 七口uL0司.clk0TTITlT1zrTTT-IIr&1_n10L5 b_in0國，as例竺1口的仿真結果嚇意圖3.同步電路的準則單時鐘策略、單時鐘沿策略盡量在設計中使用單時鐘，在單時鐘設計中，很容易就將整個設計同步于驅動時鐘，使設 計得到簡化。盡量避免使用混合時鐘沿來采樣數據或驅動電路。使用混合時鐘沿將會使靜態時序 分析復雜，并導致電路工作頻率降低。下面給出混合時鐘沿采樣數據而降低系統工作時鐘的實例。 在時序設計中，有時會因為數據采樣或調整數據相位等需求，需要同時使用時鐘的上

7、升沿和下降 沿對寄存器完成操作，設計人員很可能會想到下列兩類寫法，這兩類做法在語法上是正確的，也 可被綜合，但在設計中不建議出現類似代碼。一個always模塊：always pci.se-d-ge elk or negedge elk begin in rend兩個或多個always模塊：always nege-dae elk) begin.11 L illendI n always (posedge elk) begin .11 r end上述兩種方式都會使得在時鐘上升沿和下降沿都對寄存器操作，其功能等同于使用了原來 時鐘的2倍頻單信號沿來驅動電路。但對于可編程邏輯器件，不推薦同時使用同一信

8、號的兩個沿。 這是因為可編程邏輯器件內部的時鐘處理電路，只能保證時鐘的一個沿具有非常好的指標，而另 外一個沿的抖動、偏斜以及過渡時間等指標都不保證，因此同時采用兩個沿會造成時鐘性能的惡 化。因此在可編程邏輯的設計中，在這種情況下，推薦首先將原時鐘倍頻，然后利用單沿對電路 進行操作。此外，即使在ASIC設計中，同時利用上升沿和下降沿，意味著時序延遲折半，不利用后 端做電路的時鐘樹綜合的工作，并且也會對自動測試向量產生帶來不利影響6。下面給出一個混 合時鐘沿采樣的實例。【例8-11】利用混合時鐘先后完成輸入數據的下降沿和上升沿采樣，并級聯輸出。module hunhe (elk, din,F dl

9、, dout);input elk;input 7：0 din;output 7:0 dl;output 7:0j dout;reg 7 : C ： di f dout;己Iways (negeage elk) begin dl = din;endalways 0 (fDsedge elk) begin dont 9 A后的第一次按鈕的搶答的人勝出enable = ent & actox2 & actor3 & actox4;ent = 0;endend/檢涮支持人和搶答人1emceeflag0J = end lseif(enable)flag0elsefiag0aLi-jays (neged

10、ge emcee or negeage actor 1) begin 典型的異步設計 i ( ! emcee) begin/響應主持人按鈕1bO；響應搶答人1的按鈕，并作出是否有效的判斷搶答有效=lfbl;搶答無效=flag0;end end/檢測支持人利搶答人2always Q (negedge emcee or negedge actor2) begin if ( ! emcee) beginflagl) = 1bO;endelae beginif(enable)lagl = 11;elseflagi = flagl;endend/檢測支持人和搶答人3alvzays (negedge em

11、cee or negedge acLor3-) begin if (!emcee) beginflag2 = 1bO;endelse begin上述程序的仿真結果如圖8-31所示，可以看出，3號在主持人按鈕后第一個搶答成功，num正確顯示出其序號，達到了設計的目的。Cuirenl iiniiilHEln lum: 1QD0 nsH InumR-DI3TiDBO ns90 ns100 ns110 ns1rl120 DG1 1130.!(1 13h3I emcee1杪如n1 .I.aclor311如 i atlori1H倒3洲：口|傾x _河IJ用8-31搶答璃程序的情真靖果示意國(2)異步復位的

12、描述異步復位是指無論時鐘沿是否到來，只要復位信號有效，就對系統進行復位，其相應的Verilog HDL描述如下：always elk or negedge Rst_nj beginif ( !Rst._n)rrend下面給出一個實例，將例8-10所示的同步復位與門電路轉化成異步復位與門。【例8-13】通過Verilog HDL語言實現一個異步復位與門。module asynzs二苔牙a二乏 elk, rst_n r a_inr b_in, y_out )；input elk, a_in, h_nH rat_n;output y_out;reg y_out;/異步描逑always 2(posed

13、ge elk or ngedg已 rst_nJ beginif !rst_rL) y_out = 0;elsey_out = a_in & b_in;endendnodule程序在ISE中綜合后的RTL級結構圖如圖8-32所示，對比圖8-25可以發現，異步復位的功能是通過D觸發器的清零信號來實現的，從而達到復位信號隨時有效的功能。上述程序在ISE Simulator中的仿真結果如圖8-33所示，復位信號只要有效，與門電路功 能立即失效，輸出零電平。8.2.3異步電路和同步電路的比較同步電路在目前數字電路系統中占絕對優勢，和異步電路相比具有下列優勢：對溫度、電 壓、生產過程等外部參數的適應性更強

14、；可移植性更高；可以消除毛刺和內部歪斜的數據，能將 設計頻率提升到吉赫茲(GHz)。但是，同步電路也有缺點，因為需要時序器件，因此和異步電 路相比，需要更多的邏輯資源，且由于所有動作都在時鐘控制下，過高的信號翻轉率使得設計功 耗遠大于異步電路功耗。同步時序電路的優點同步設計主要有以下3個優點。可以有效避免毛刺的影響，提高設計可靠性。毛刺是數字電路的天敵，只要有邏輯電 路就會有毛刺發生，是永遠存在的。因此，優秀的設計都必須從如何避免毛刺對設計的不良影響 入手，提高設計穩定性。同步設計是避免毛刺影響的最簡單方法。可以簡化時序分析過程。時序分析是高速數字設計的重要話題，參考文獻8對其進 行了詳細討論

15、。可以減少工作環境對設計的影響。異步電路受工作溫度、電壓等影響，器件時延變化 較大，異步電路時序將變得更加苛刻，會導致芯片無法正常工作。同步電路只要求時鐘和數據沿 相對穩定，時序要求較為寬松，因此對環境的依賴性較小。同步時序電路的缺點同步邏輯也有兩個主要的缺點。時鐘信號必須要分布到電路上的每一個正反器。而時鐘通常都是高頻率的訊號，這會 導致功率的消耗，也就是產生熱量。即使每個正反器沒有做任何事情，也會消耗少量的能量，因 此會導致廢熱產生。最大的可能時鐘頻率是由電路中最慢的邏輯路徑決定的，也就是關鍵路徑。意思就是 說每個邏輯的運算，從最簡單的到最復雜的，都要在每一個時鐘脈沖的周期中完成。一種用來消 除這種限制的方法，是將復雜的運算分開成為數個簡單的運算，這種技術稱為“pipelining這種技術在微處理器中的作用顯著，可以用來幫助提升現今處理器的時鐘頻率。應用小結從延遲設計方面考慮，異步電路的延時靠門延時來實現，比較難預測；同步電路使用計數 器或觸發器實現延時。從資源使用方面考慮，雖然在ASIC設計中同步電路比異步電路占用的面 積大，但是在FPGA中，是以邏輯單元衡量電路面積的，所以同步