1、-. z 本文由囩惔風輕奉獻 doc文檔可能在WAP端瀏覽體驗不佳。建議您優先選擇T*T，或下載源文件到本機查看。 工程大學本科生畢業論文 第1章 緒論 本章介紹了論文的研究背景、目的和意義，并對國外頻率合成技術的 開展和動向做了簡要綜述，最后介紹了本論文的研究容安排。 1.1 研究背景及意義 隨著信號處理技術的飛速開展，高速信號處理已逐漸成為了信號處理領 域的研究熱點。而作為高速信號處理系統中的一個重要組成局部，時鐘源(頻 通信、 測試儀器等電子系統實現高性能指標的關鍵。 因此， 率源)已成為雷達、 如何設計出一個高效、高穩定性的時鐘子系統成為一個頭等重要的問題1。 該課題主要針對高速信號處

2、理領域中，系統所需的高性能穩定的高速時 鐘電路的設計進展研究。在不同的系統中，根據系統設計指標的要求不同， 時鐘電路所提供的時鐘頻率也不同。 對現代無線通信來說，將晶體振蕩器的高頻率穩定性與 LC 振蕩器的寬 可調性結合起來的方法是必要的。在頻率合成中我們找到了這兩種性能。頻 率合成是從一個單一頻率的低頻晶體振蕩器中產生多種特別準確頻率的一種 方法。在大多數接收機、發射機、收發報機和測試設備中，頻率合成是產生 各種頻率的主要技術。到目前為止，最普遍的頻率合成方法是利用鎖相環技 術PLL2。ADF4360-7 是 ADI 公司 2004 年推出的一款低功耗的 PLL 芯 片，具有很寬的工作頻帶，

3、輸出頻率圍為 3501800MHz，且其部集成了 VCO，由外部電感值設定不同的工作頻段，方便了鎖相環路的設計。 本工程利用 CPLD 為高速時鐘電路提供可編程配置，控制 PLL 芯片 ADF4360-7，使高速時鐘電路具有較寬的時鐘輸出頻率圍。 1.2 頻率合成技術的研究現狀 頻率合成器是電子系統的心臟，是決定電子系統性能的關鍵設備，隨著 通信、數字電視、衛星定位、航空航天、雷達和電子對抗等技術的開展，對 頻率合成器提出了越來越高的要求。頻率合成技術是將一個或多個高穩定、 1 工程大學本科生畢業論文 高準確度的標準頻率經過一定變換，產生同樣高穩定度和準確度的大量離散 頻率的技術。頻率合成理論

4、自 20 世紀 30 年代提出以來，已取得了迅速的發 展，逐漸形成了目前的 4 種技術：直接頻率合成技術、鎖相頻率合成技術、 直接數字式頻率合成技術和混合式頻率合成技術。 直接式頻率合成器是最先出現的一種合成器類型的頻率信號源。這種頻率合 成器原理簡單，易于實現。直接模擬式頻率合成器是由一個高穩定、高純度 的晶體參考頻率源，通過倍頻器、分頻器、混頻器，對頻率進展加、減、乘、 除運算，得到各種所需頻率。直接合成法的優點是頻率轉換時間短，并能產 生任意小的頻率增量。但用這種方法合成的頻率圍將受到限制。更重要的 是，直接模擬式頻率合成器不能實現單片集成，而且輸出端的諧波、噪聲及 寄生頻率難以抑制。因

5、此，直接模擬式頻率合成器已逐漸被鎖相式頻率合成 器、直接數字式頻率合成器取代。 鎖相式頻率合成器是采用鎖相環PLL進展頻率合成的一種頻率合成 器。 它是目前頻率合成器的主流， 可分為整數頻率合成器和分數頻率合成器。 在壓控振蕩器與鑒相器之間的鎖相環反應回路上增加整數分頻器，就形成了 一個整數頻率合成器。通過改變分頻系數，壓控振蕩器就可以產生不同頻率 的輸出信號，其頻率是參考信號頻率的整數倍，因此稱為整數頻率合成器。 輸出信號之間的最小頻率間隔等于參考信號的頻率，而這一點也正是整數頻 率合成器的局限所在。 由于單環 PLL 頻率合成器難于同時滿足合成器在頻帶 寬度、頻率分辨率和頻率轉換時間等多方

6、面的性能要求，因此，現代通信與 電子設備中采用多環 PLL 頻率合成器、 吞除脈沖式鎖相環頻率合成器或鎖相 環分數頻率合成器。在多環頻率合成器中，使用多個鎖相環路。如在三環鎖 相頻率合成器中，高位環提供頻率間隔較大的較高頻率輸出，低位環提供頻 率間隔較小的較低頻率輸出，加法環將前兩局部加起來，從而獲得既有較高 的工作頻率，頻率分辨率也很高，又能快速轉換頻率的合成信號輸出。在實 際應用中，特別是在超高頻工作情況下，為獲得較大圍的頻率選擇較多 的頻率數和較小的步進頻率，多采用吞除脈沖式鎖相環頻率合成器。 2 工程大學本科生畢業論文 直接數字頻率合成DDS技術是 20 世紀 80 年代末，隨著數字集

7、成電 路和微電子技術的開展出現的一種新的數字頻率合成技術，它從相位量化的 概念出發進展頻率合成。DDS 技術與傳統的頻率合成技術相比，具有頻率分 辨率高、相位噪聲小、穩定度高、易于調整及控制靈活等優點。盡管 DDS 技術有很多優點， 但它也并不十分完美。 其主要缺乏是合成信號的頻率較低、 頻譜不純。 PLL 技術具有高頻率、 寬帶、 頻譜質量好等優點， 但其頻率轉換速度低。 DDS 技術則具有高速頻率轉換能力、高度的頻率和相位分辨能力，但目前尚不能 做到寬帶，頻譜純度也不如 PLL。混合式頻率合成技術利用這兩種技術各自 的優點，將兩者結合起來，其根本思想是利用 DDS 的高分辨率來解決 PLL

8、 中頻率分辨率和頻率轉換時間的矛盾。通常有 DDS 鼓勵 PLL 和 DDS 附加 PLL 兩種根本方案。在 DDS 鼓勵 PLL 方案中，使 DDS 在*個頻率附近產生 精細的頻率步進， 并且 DDS 的輸出作為 PLL 的標準輸入信號， 同時將 PLL 設計成倍頻環， DDS 產生的信號倍頻到所需的頻率圍。 將 通過采用高的 鑒相頻率DDS 的輸出頻率來提高 PLL 的轉換速度，并利用 DDS 的高分 辨率來保證小頻率間隔。 DDS 附加 PLL 方案是在環路中插入混頻器，使 DDS 和 PLL 的輸出相加，為了使 PLL 具有很小的頻率轉換時間，PLL 可采用高 鑒相頻率，而 DDS 小

9、的頻率間隔則可保證輸出頻率的精細變化。 早期的頻率合成器主要由分立元器件來實現。80 年代以來，微電子技術 和計算機技術的飛速開展，使得頻率合成器趨于全集成化，所有電路都集成 在一塊芯片上。頻率合成器的開展趨勢是頻率更高、系統功能更強、制作工 藝更先進、集成度更高、本錢更低、系列品種更加完善。雙環或多環鎖相式 頻率合成器、DDS 與鎖相式混合的頻率合成器已經實現單片集成。頻率合成 器已經與通信系統收發信機的射頻電路集成在一起，形成了集接收機、發射 機、頻率合成器于一體的 SOC 芯片3,4。 3 工程大學本科生畢業論文 1.3 研究容及章節安排 本 設 計 的 主 要 工 作 是 利 用 CP

10、LD 芯 片 EPM240T100 對 PLL 芯 片 ADF4360-7 進展配置，使它輸出理想的波形。運用 Altium Designer 6.7 軟件 進展電路原理圖和 PCB 的設計。運用 VHDL 語言，使用 Quartus II 軟件對 CPLD 進展編程。最終實現一個高速時鐘電路。為到達這一目的，本設計主 要完成了以下工作： 鎖相式頻率合成器工作原理研究； CPLD 芯片 EPM240T100 的使用方法研究， 以及 PLL 芯片 ADF4360-7 的工作原理和操作方法研究； 硬件系統原理設計、硬件開發流程研究； 了解硬件描述語言的特點以及開發流程，學習使用 VHDL 語言為

11、CPLD 編程，掌握 Quartus II 軟件的功能以及具體的使用方法； ADF4360-7 配置程序的編寫； 軟件的仿真和調試、硬件系統調試以及系統的整體調試，系統性能 的測試和分析。 具體章節的容安排如下： 第 1 章 簡單介紹了課題的研究背景， 研究目的和意義， 以及頻率合成技 術的興起和研究現狀； 第 2 章 介紹了鎖相式頻率合成技術的原理以及 PLL 芯片 ADF4360-7 的 工作原理和使用方法； 第 3 章 介紹了基于 CPLD 的高速時鐘電路的系統整體方案以及各個硬件 模塊設計方案的提出和修正，各個主要模塊核心器件的選擇以及硬件設計方 法； 第 4 章 介紹了硬件描述語言

12、HDL 的概念以及開展，介紹了目前應用最 廣泛的兩種硬件描述語言 VHDL 和 Verilog HDL 的特點，并且對二者的優勢 和劣勢進展了比照。介紹了基于 CPLD 的高速時鐘電路軟件設計的具體流程 以及操作方法； 第 5 章 分別對系統的軟硬件局部進展了調試， 調試無誤后進展了系統的 4 工程大學本科生畢業論文 整體調試。對系統的輸出信號進展了測試，并且對其進展分析。 5 工程大學本科生畢業論文 第2章 鎖相式頻率合成技術及ADF4360-7 頻率合成局部是高速時鐘電路系統中的關鍵，本章主要介紹了鎖相式頻 率合成技術的原理，并且介紹了一款典型的 PLL 芯片 ADF4360-7 的工作原

13、 理。 2.1 鎖相式頻率合成技術 鎖相技術是一種相位負反應技術，它是通過比擬參考振蕩的輸出信號與 VCO(壓控振蕩器)輸出信號分頻后的相位。取出與這兩個信號的相位差成正 比的電壓作為誤差電壓來控制 VCO 的頻率，到達使其與輸入信號頻率相等 的目的。其中，鑒相器比擬兩輸入信號的相位，將差值轉換成電壓輸出。低 通濾波器濾除鑒相器輸出電壓中的高頻成分和噪聲，取出平均分量去控制 VCO 的頻率。VCO 是頻率受電壓控制的振蕩器，理想的頻率受控特性應為 線性的。它的輸出分頻后送到鑒相器的已輸入端，提供負反應。 圖 2.1 是鎖相式整數頻率合成器的原理框圖。 fR fr fV 圖 2.1 鎖相式整數頻

14、率合成器原理框圖 Ve fo 圖 2.1 中， VCO 的輸出端和鑒相器的輸入端之間的反應回路中參加了 在 一個 N 的可變分頻器。高穩定度的參考振蕩器信號 f R 經 R 次分頻后，得 到頻率為 f r 的參考脈沖信號。同時，壓控振蕩器的輸出經 N 次分頻后，得到 頻率為 fV 的脈沖信號，兩個脈沖信號在鑒頻鑒相器進展頻率或相位比擬。當 環路處于鎖定狀態時，輸出信號頻率： f o = NfV = Nf r f o 的目的。其輸出頻率點間隔 f = f r 。 6 (2.1) 顯然，只要改變分頻比 N，即可實現輸出不同頻率的 f o ，從而實現由 f r 合成 工程大學本科生畢業論文 由于單環

15、 PLL 頻率合成器難于同時滿足合成器在頻帶寬度、 頻率分辨率 和頻率轉換時間等多方面的性能要求，因此，在現代通信與電子設備中采用 多環 PLL 頻率合成器、吞除脈沖式鎖相環頻率合成器或鎖相環分數頻率合成 器5,6。 在多環頻率合成器中， 使用多個鎖相環路。 如在三環鎖相頻率合成器中， 高位環提供頻率間隔較大的較高頻率輸出，低位環提供頻率間隔較小的較低 頻率輸出，加法環將前兩局部加起來，從而獲得既有較高的工作頻率，頻率 分辨率也很高，又能快速轉換頻率的合成信號輸出。 在實際應用中，特別是在超高頻工作情況下，為獲得較大圍的頻率選 擇較多的頻率數和較小的步進頻率，多采用吞除脈沖式鎖相環頻率合成 器

16、，如圖 2.2 所示。其實現方法為，在 M 分頻器與壓控振蕩器之間插入高速 雙模前置分頻器 P 與 P+1 和吞除脈沖計數器 A，最終得到總頻計數 分頻比： N = A( P + 1) + P ( M A) = PM + A (2.2) 輸出信號頻率為： f o = ( PM + A) f r 可見，頻率圍擴展了 P 倍，而頻率間隔仍然保持為較小的 f r 。 吞除脈沖鎖相式整數環頻率合成器是一種在通信、雷達等領域中得到廣 泛應用的器件，它的最大特點是頻率間隔小、工作頻率高。 鎖相式分數頻率合成器的輸出信號頻率不必是參考信號頻率的整數倍，可以 是參考信號頻率的小數倍。如果參考電壓用 f r 表

17、示，輸出電壓用 f o 表示，那 么輸出信號和參考信號的關系可以表示為： fo = N + K / M fr (2.4) (2.3) 其中， 和 M 為整數，0 K M ， M 決定了小數頻率合成器的精度。 K 而 小數頻率合成器輸出信號的最小頻率間隔即輸出頻率精度由參考信號頻率和 小數頻率合成器的分辨位數決定。由此可見，小數頻率合成器在支持較高頻 率的參考信號的同時可以獲得很高的輸出頻率精度。小數頻率合成器有多種 7 工程大學本科生畢業論文 實現方式，其中 小數頻率合成器是最成功的實現方式3。 fR fr fV Ve fo 圖 2.2 吞除脈沖式鎖相環頻率合成器 2.2 PLL 芯片 ADF

18、4360-7 ADF4360-7 是個集成的整數-N 合成器和壓控振蕩器(VCO)。它的中心頻 率由外置電感決定。這允許頻率圍從 350MHz 到 1800MHz。另外還有一個 二分頻可選擇，這樣使用者可以得到 175MHz900MHz 的 RF 輸出。 ADF4360-7 對所有芯片上的存放器的控制使用一個簡單的 3 線控制。它工作 電壓在 3.0V 到 3.6V 之間，在不使用的時候也能關斷。芯片的主要特征為： 超寬的頻率輸出圍；3.03.6V 的電源電壓；可編程雙模分頻器；可編程電 荷泵 CP 模擬和數字相位鎖定檢測等。 ； 該芯片適用于無線手持設備(DECT， GSM，PCS，DCS，

19、WCDMA)、測試設備、無線 LNAs 等。 它的工作原理如圖 2.3 所示。 該芯片主要由低噪聲數字鑒相器，準確電荷泵，可編程參考分頻器，可 編程 A、B 計數器及雙模前置分頻器(PP+1)等部件組成。數字鑒相器用來 對 R 計數器和 N 計數器的輸出相位進展比擬， 然后輸出一個與二者相位誤差 成比例的誤差電壓。鑒相器部還有一個可編程延遲單元，用來控制翻轉脈 沖的寬度，這個翻轉脈沖保證鑒相器的傳遞函數沒有死區，因此，降低了相 位噪聲和參考雜散。準確電荷泵采用可編程電流設置完成輸出。可編程參考 分頻器實際上是一個 14b 的 R 計數器， t 主要完成對外部恒溫晶振進展分頻， 分頻比的圍是 1

20、16383，從而得到參考頻率。可編程 A、B 計數器及雙模 8 工程大學本科生畢業論文 前置分頻器(PP+1)共同完成主分頻比 N(N=BP+A)，雙模前置分頻器(P P+1)也是可編程的，P 的取值有幾種模式：89，1617，3233，6465。 芯片通電后，鎖存器的輸入順序是這樣的：1，R 計數鎖存器；2，控制鎖存 器；3，N 計數鎖存器。控制鎖存器和 N 計數鎖存器之間需要有時間間隔， 使 ADF4360 在最初設置時有短暫過渡2。 圖 2.3 ADF4360-7 工作原理 在本設計中，CPLD 通過三線接口控制芯片存放器。ADF4360-7 的控制時序 如圖 2.4 所示。其中， t1

21、 、 t7 不小于 20ns， t2、t3、t6 不小于 10ns， t4、t5 不小 于 25ns。 在每個時鐘信號(CLK)的上升沿將數據鎖存人移位存放器； 并在 LE(加載 使能信號)的上升沿將數據轉移到相應的鎖存器)，使頻率合成器芯片完成對 參考頻率的 R 分頻和對 VCO 輸出頻率的 N 分頻。將這兩個分頻后的信號進 9 工程大學本科生畢業論文 行相位比擬，然后產生一個與二者的相位差成比例的線性電壓。從電荷泵輸 出端口 CP 輸出，經過三階環路濾波器濾掉高頻干擾信號后，得到一穩定電 壓來控制 VCO 的輸出頻率，使最終的信號頻率鎖定在*個頻點上7。 圖 2.4 ADF4360-7 控

22、制時序 ADF4360 系列的數字局部包括了 24 位的輸入移位存放器，14 位的 R 計 數器和一個由 5 位 A 計數器和 13 位 B 計數器組成的 18 位的 N 計數器(此處 的 R、N 計數器與前面提到的 R、N 計數鎖存器不同，此處 R 計數器 14 位， N 計數器 18 位，而 R、N 計數鎖存器都是 24 位，且 R、N 計數鎖存器僅用 在初始化和輸入信號發生變化時)。外部參考頻率經過可編程的 14 位 R 計數 器分頻，得到鑒頻鑒相器(PFD)所需的參考時鐘，分頻比的圍是 116 383。 可編程 A、 計數器與雙模前置分頻器(P/P+1)(雙模前置分頻器的分頻數由換 B

23、 模信號控制， 可以在 P 與 P+l 之間切換， 其取值有四種模式： 16/17， 8/9， 32/33， 64/65)共同完成主分頻比 N(N=BP+A)(B 為二進制的 13 位計數器的預分頻比 38 191，A 為二進制的 5 位吞脈沖計數器的預分頻比 031)。 R 和 N 計數器分頻后的信號輸入鑒頻鑒相器(PFD)，并產生一個與它們 的相位差成比例的輸出。圖 2.5 是一個簡化的原理圖。可見 PFD 還包括了一 個可編程延遲單元，用來控制反脈沖的寬度(由 R 計數鎖存器中的 DB17 和 DB16 兩個字節控制)。這個脈沖確保了 PFD 的傳遞函數沒有盲區，因此降低 了相位噪聲和參

24、考邊頻。 壓控振蕩器 VCO 是輸出信號頻率隨輸入信號控制電壓變化的振蕩器。 10 工程大學本科生畢業論文 ADF4360 系列的 VCO 核用了相互重疊的 8 個帶寬， 使其在沒有高的 VCO 靈 敏度、相噪和雜散較低的情況下可以覆蓋一個較寬的頻率圍。VCO 核心的 工作電流可在四檔中編程選擇：5 mA，10 mA，15 mA 和 20 mA。這個由控 制鎖存器中的 PC1 字節和 PC2 字節控制。通過外接適宜的電感 LE*T (兩個完 全一樣的電感接在 L1 和 L2 端口)，在接通電源時或者任何情況下 N 計數鎖 存器被更新時，頻帶選擇邏輯就會自動選擇 VCO 工作的正確頻帶。 圖 2

25、.5 PFD 簡易原理圖和時序圖(鎖定時) 由于 ADF4360-7 輸出的中心頻率由外部電感設置， 他們之間的對應關系 可由下面公式得出： Fo = 1/2 6.2 pF (0.9nH + LE*T )1/ 2 (2.5) 其中 Fo 是輸出的中心頻率， LE*T 是外部電感值8-12。 2.3 本章小結 本章介紹了鎖相式頻率合成技術的分類以及各分類的工作原理，重點介 紹了 ADI 公司的 PLL 芯片 ADF4360-7 的工作原理，為高速時鐘電路硬件的 設計工作做了鋪墊。 11 工程大學本科生畢業論文 第3章 基于CPLD的高速時鐘電路硬件電路設計 硬件是高速時鐘電路的主體，只有硬件電路

26、設計得當，軟件才有發揮作 用的平臺。因此，無論是設計方案選取，還是各個器件的選取，都至關重要。 而 PCB 的設計也對硬件系統的性能有很大的影響。 3.1 設計方案設想及技術指標 整體設計方案設想 系統整體方案的框圖如圖 3.1 所示，高速時鐘電路主要由頻率合成器和 主控芯片組成，利用主控芯片控制頻率合成器輸出理想的頻率，然后將高速 時鐘信號輸出到 SMA 接口上，可使用頻譜分析儀觀察輸出信號是否正確。 撥碼開關可控制 CPLD 是否發送控制字，進而控制高速時鐘電路是否工作。 發光二極管可起指示作用，方便調試。 圖 3.1 系統整體方案框圖 系統設計指標 高速時鐘電路時鐘輸出頻率圍至少在 40

27、0MHz1.5GHz； 輸出功率圍：-14dBm-6dBm； 12 工程大學本科生畢業論文 3.2 頻率合成局部的實現 頻率合成局部可采用分立元件設計頻率合成器，也可以直接使用集成芯 片。 由于本設計輸出頻率要求較高，用分立元件很難實現，另外使用分立元 件還會增大電路板面積，硬件調試也比擬復雜，所以選擇使用集成芯片來完 成頻率合成局部的工作。 目前常用的頻率合成芯片有 DDS 和 PLL 芯片兩種。 DDS 具有高速頻率轉換能力、高度的頻率和相位分辨能力，但目前尚 不能做到寬帶，頻譜純度也不如 PLL13。 PLL 技術具有高頻率、寬帶、頻譜質量好等優點，但其頻率轉換速度低 3 。 由于本設計

28、要求有較高的輸出頻率，而對頻率轉換的速度，以及頻率和 相位的分辨能力等要求不高，所以選用 PLL 芯片做頻率合成器。 本設計要求輸出頻率至少為 400MHz1.5GHz，而 ADI 公司的 PLL 芯片 ADF4360-7 的輸出頻率圍為 350MHz1.8GHz14，滿足本設計的要求，所 以選擇了這款芯片。ADF4360-7 的工作原理見第二章。 時鐘電路局部的原理圖如圖 3.2 所示。 3.3 主控芯片的選取 本設計中，主控芯片有單片機、DSP 以及 CPLD/FPGA 幾種類型可供選 使用單片機作為主控芯片 單片機具有價格廉價、硬件電路簡單、軟件編程容易上手等優點，是很 多系統的首選控制

29、芯片。不過單片機處理速度不高，部資源有限，這也限 制了它在很多場合的應用。 13 工程大學本科生畢業論文 圖 3.2 時鐘電路原理圖 使用 DSP 作為主控芯片 數字信號處理器 DSPDigital Signal Processor具有強大的運算功能和 快速的處理能力。DSP 主要用于數字信號處理領域，非常適合高密度，重復 運算及大數據容量的信號處理。但是 DSP 價格高昂，而且軟、硬件設計都比 較復雜。 3.3.3 使用 CPLD/FPGA 作為主控芯片 CPLD/FPGA 部具有大量組成數字電路的最小單元門電路，而這 些門電路并沒有固定怎樣連接，門電路的連接可通過編程的方法加以設計， 同時

30、輸入/輸出腳的連接可自己設置，故這種電路給我們帶來了極大的方便 15,16 。 單片機處理速度不高，而 DSP 價格過高，而且兩者都是通過串行執行指 令來實現特定功能，實時性不夠好，而 FPGA/ CPLD 則可實現硬件上的并行 工作，實時性更好，更適合用來控制高速時鐘電路;另一方面，雖然 FPGA/CPLD 器件在功能開發上是軟件實現的，但物理機制卻和純硬件電路 14 工程大學本科生畢業論文 一樣，十分可靠。所以本設計最終選擇使用 CPLD/FPGA 作為主控芯片。 根據技術指標的要求，本設計中 CPLD/FPGA 選擇了 ALTERA 公司的 MA*II 系列 CPLD 芯片 EPM240

31、T100。 3.4 電源模塊 CPLD 芯片 EPM240T100 和 PLL 芯片 ADF360-7 都不能在 5V 電壓下工 作，都需要 3.3V 的工作電源電壓，本設計采用電源芯片 LT1764 為 CPLD 和 ADF4360-7 將 5V 電壓轉換成 3.3V。電源電路原理圖如圖 3.3 所示。 圖 3.3 電源電路 3.5 本章小結 本章介紹了本設計中各個模塊方案以及具體器件的選取，以及各主要模 塊的硬件設計方法，提出了系統的硬件工作方案。為軟件局部的順利進展打 下了根底。 15 工程大學本科生畢業論文 第4章 基于CPLD的高速時鐘電路軟件設計 硬件設計完成后，便可以開展軟件的設

32、計了。軟件可以說是本系統的大 腦，如果軟件設計不合理，硬件局部做得再好也難以得到充分的發揮。不過 在開場軟件設計之前，首先要對 CPLD 編程所需的硬件描述語言 HDL 有所 了解。 4.1 硬件描述語言 HDL 硬件描述語言簡介 硬件描述語言 HDL 是一種用形式化方法描述數字電路和系統的語言。 利 用這種語言，數字電路系統的設計可以從上層到下層從抽象到具體逐層 描述自己的設計思想，用一系列分層次的模塊來表示極其復雜的數字系統。 然后，利用電子設計自動化EDA工具，逐層進展仿真驗證，再把其中需 要變為實際電路的模塊組合，經過自動綜合工具轉換到門級電路網表。接下 去， 再用專用集成電路 ASI

33、C 或現場可編程門陣列 FPGA 自動布局布線工具， 把網表轉換為要實現的具體電路布線構造。 目前，這種高層次(high-level-design)的方法已被廣泛采用。據統計，目 前在美國硅谷約有 90%以上的 ASIC 和 FPGA 采用硬件描述語言進展設計。 硬件描述語言 HDL 的開展至今已有 20 多年的歷史，并成功地應用于設 計的各個階段：建模、仿真、驗證和綜合等。到 20 世紀 80 年代，已出現了 上百種硬件描述語言， 對設計自動化曾起到了極大的促進和推動作用。 但是， 這些語言一般各自面向特定的設計領域和層次，而且眾多的語言使用戶無所 適從。因此，急需一種面向設計的多領域、多層

34、次并得到普遍認同的標準硬 件描述語言。 世紀 80 年代后期， 20 VHDL 和 Verilog HDL 語言適應了這種趨 勢的要求，先后成為 IEEE 標準。目前最主要的硬件描述語言是 VHDL 和 Verilog HDL。 VHDL 開展的較早，語法嚴格，而 Verilog HDL 是在 C 語言 的根底上開展起來的一種硬件描述語言,語法較自由。 16 工程大學本科生畢業論文 現在，隨著系統級 FPGA 以及系統芯片的出現，軟硬件協調設計和系統 設計變得越來越重要。傳統意義上的硬件設計越來越傾向于與系統設計和軟 件設計結合。硬件描述語言為適應新的情況，迅速開展，出現了很多新的硬 件描述語

35、言，像 Superlog、SystemC、Cynlib C+等等，但應用都不廣泛17。 4.1.2 Verilog HDL 與 VHDL 1、Verilog HDL 簡介 Verilog HDL 是一種硬件描述語言， 用于從算法級、 門級到開關級的多種 抽象設計層次的數字系統建模。被建模的數字系統對象的復雜性可以介于簡 單的門和完整的電子數字系統之間。數字系統能夠按層次描述，并可在一樣 描述中顯式地進展時序建模。 Verilog HDL 語言具有下述描述能力：設計的行為特性、設計的數據流 特性、設計的構造組成以及包含響應監控和設計驗證方面的時延和波形產生 機制。所有這些都使用同一種建模語言。此

36、外，Verilog HDL 語言提供了編程 語言接口，通過該接口可以在模擬、驗證期間從設計外部設計，包括模 擬的具體控制和運行。 Verilog HDL 語言不僅定義了語法， 而且對每個語法構造都定義了清晰的 模擬、仿真語義。因此，用這種語言編寫的模型能夠使用 Verilog 仿真器進展 驗證。語言從 C 編程語言中繼承了多種操作符和構造。Verilog HDL 提供了 擴展的建模能力，其中許多擴展最初很難理解。但是，Verilog HDL 語言的核 心子集非常易于學習和使用，這對大多數建模應用來說已經足夠。當然,完整 的硬件描述語言足以對從最復雜的芯片到完整的電子系統進展描述。 Verilo

37、g HDL 語言最初是于 1983 年由 Gateway Design Automation 公司為 其模擬器產品開發的硬件建模語言。那時它只是一種專用語言。由于他們的 模擬、仿真器產品的廣泛使用，Verilog HDL 作為一種便于使用且實用的語 言逐漸為眾多設計者所承受。在一次努力增加語言普及性的活動中，Verilog HDL 語言于 1990 年被推向公眾領域。 Open Verilog International OVI是 促進 Verilog 開展的國際性組織。1992 年， OVI 決定致力于推廣 Verilog OVI 17 工程大學本科生畢業論文 標準成為 IEEE 標準。這一

38、努力最后獲得成功，Verilog 語言于 1995 年成為 IEEE 標準，稱為 IEEE Std 13641995。 下面列出的是 Verilog 硬件描述語言的特點： 根本邏輯門，例如 and、or 和 nand 等都置在語言中。 用戶定義原語UDP創立的靈活性。用戶定義的原語既可以是組合 邏輯原語，也可以是時序邏輯原語。 開關級根本構造模型，例如 pmos 和 nmos 等也被置在語言中。 提供顯式語言構造指定設計中的端口到端口的時延及路徑時延和設 計的時序檢查。 可采用三種不同方式或混合方式對設計建模。 這些方式包括： 行為描 述方式使用過程化構造建模；數據流方式使用連續賦值語句方式建

39、 模；構造化方式使用門和模塊實例語句描述建模。 Verilog HDL 中有兩類數據類型：線網數據類型和存放器數據類型。 線網類型表示構件間的物理連線，而存放器類型表示抽象的數據存儲元 件。 能夠描述層次設計，可使用模塊實例構造描述任何層次。 設計的規模可以是任意的；語言不對設計的規模大小施加任何限 制。 Verilog HDL 不再是*些公司的專有語言而是 IEEE 標準。 人和機器都可閱讀 Verilog 語言，因此它可作為 EDA 的工具和設計 者之間的交互語言。 Verilog HDL 語言的描述能力能夠通過使用編程語言接口 PLI 機制 進一步擴展。PLI 是允許外部函數 Veril

40、og 模塊信息、允許設計者 與模擬器交互的例程集合。 設計能夠在多個層次上加以描述，從開關級、門級、存放器傳送級 RTL到算法級，包括進程和隊列級。 能夠使用置開關級原語在開關級對設計完整建模。 18 工程大學本科生畢業論文 同一語言可用于生成模擬鼓勵和指定測試的驗證約束條件， 例如輸入 值的指定。 Verilog HDL 能夠監控模擬驗證的執行，即模擬驗證執行過程中設計 的值能夠被監控和顯示。這些值也能夠用于與期望值比擬，在不匹配的 情況下，打印報告消息。 在行為級描述中，Verilog HDL 不僅能夠在 RTL 級上進展設計描述， 而且能夠在體系構造級描述及其算法級行為上進展設計描述。

41、能夠使用門和模塊實例化語句在構造級進展構造描述。 Verilog HDL 的混合方式建模能力，即在一個設計中每個模塊均可以 在不同設計層次上建模。 Verilog HDL 還具有置邏輯函數，例如&按位與和|按位或 。 對高級編程語言構造，例如條件語句、情況語句和循環語句，語言中 都可以使用。 可以顯式地對并發和定時進展建模。 提供強有力的文件讀寫能力。 語言在特定情況下是非確定性的， 即在不同的模擬器上模型可以產生 不同的結果18,19。 2、VHDL 簡介 VHDL 的 英 文 全 名 是 Very-High-Speed Integrated Circuit HardwareDescript

42、ion Language,誕生于 1982 年。 1987 年底， VHDL 被 IEEE 和 美國國防部確認為標準硬件描述語言 。自 IEEE 公布了 VHDL 的標準版本， IEEE-1076簡稱 87 版)之后，各 EDA 公司相繼推出了自己的 VHDL 設計環 境， 或宣布自己的設計工具可以和 VHDL 接口。 此后 VHDL 在電子設計領域 得到了廣泛的承受，并逐步取代了原有的非標準的硬件描述語言。1993 年， IEEE 對 VHDL 進展了修訂， 從更高的抽象層次和系統描述能力上擴展 VHDL 的容，公布了新版本的 VHDL，即 IEEE 標準的 1076-1993 版本， 簡稱

43、 93 版 。現在，VHDL 和 Verilog 作為 IEEE 的工業標準硬件描述語言，又得到 19 工程大學本科生畢業論文 眾多 EDA 公司的支持， 在電子工程領域， 已成為事實上的通用硬件描述語言。 有專家認為，在新的世紀中，VHDL 與 Verilog 語言將承當起大局部的數字系 統設計任務。 VHDL 主要用于描述數字系統的構造、行為、功能和接口。除了含有許 多具有硬件特征的語句外，VHDL 的語言形式和描述風格與句法是十分類似 于一般的計算機高級語言。VHDL 的程序構造特點是將一項工程設計，或稱 設計實體可以是一個元件，一個電路模塊或一個系統分成外部或稱可 視局部,即端口)和部

44、或稱不可視局部 ，既涉及實體的部功能和算法完 成局部。在對一個設計實體定義了外部界面后，一旦其部開發完成后，其 他的設計就可以直接調用這個實體。這種將設計實體分成外局部的概念是 VHDL 系統設計的根本點。應用 VHDL 進展工程設計的優點是多方面的。 下面是 VHDL 語言的特點： 與其它的硬件描述語言相比，VHDL，具有更強的行為描述能力，從 而決定了它成為系統設計領域最正確的硬件描述語言。強大的行為描述能 力是避開具體的器件構造，從邏輯行為上描述和設計大規模電子系統的 重要保證。 就目前流行的 EDA 工具和 VHDL 綜合器而言， 將基于抽象 的行為描述風格的 VHDL 程序綜合成為具

45、體的 FPGA 和 CPLD 等目 標器件的網表文件已不成問題，只是在綜合與優化效率上略有差異。 VHDL 最初是作為一種仿真標準格式出現的，因此 VHDL 既是一種 硬件電路描述和設計語言，也是一種標準的網表格式，還是一種仿真語 言，其豐富的仿真語句和庫函數，使得在任何大系統的設計早期即尚 未完成 ，就能用于查驗設計系統的功能可行性，隨時可對設計進展仿真 模擬。即在遠離門級的高層次上進展模擬，使設計者對整個工程設計的 構造和功能的可行性作出決策。 VHDL 語句的行為描述能力和程序構造決定了它具有支持大規模設 計的分解和已有設計的再利用功能，符合市場所需求的，大規模系統高 效、高速的完成必須

46、由多人甚至多個開發組共同并行工作才能實現的特 20 工程大學本科生畢業論文 點。VHDL 中設計實體的概念、程序包的概念、設計庫的概念為設計的 分解和并行工作提供了有力的支持。 對于用 VHDL 完成的一個確定的設計，可以利用 EDA 工具進展邏 輯綜合和優化，并自動地把 VHDL 描述設計轉變成門級網表。這種方 式突破了門級設計的瓶頸，極減少了電路設計的時間和可能發生的 錯誤，降低了開發本錢。應用 EDA 工具的邏輯優化功能，可以自動地 把一個綜合后的設計變成一個更高效、更高速的電路系統。反過來，設 計者還可以容易地從綜合和優化后的電路獲得設計信息，反回去更新修 改 VHDL 設計描述，使之

47、更為完善。 VHDL 對設計的描述具有相對獨立性，設計者可以不懂硬件的構造， 也不必管最終設計實現的目標器件是什么，而進展獨立的設計。正因為 VHDL 的硬件描述與具體的工藝技術和硬件構造無關， VHDL 設計程序 的硬件實現目標器件有廣闊的選擇圍，其中包括各系列的 CPLD 、 FPGA 及各種門陣列實現目標。 由于 VHDL 具有類屬描述語句和子程序調用等功能，對于已完成的 設計，在不改變源程序的條件下，只需改變端口類屬參量或函數，就能 輕易地改變設計的規模和構造19。 3、VHDL 與 Verilog HDL 的比擬 一般的硬件描述語言可以在三個層次上進展電路描述，其層次由高到低 依次可

48、分為行為級、RTL 級和門電路級。具備行為級描述能力的硬件描述語 言是以自頂向下方式設計系統級電子線路的根本保證。而 VHDL 語言的特 點決定了它更適于行為級也包括 RTL 級的描述，難怪有人將它稱為行 為描述語言。Verilog 屬于 RTL 級硬件描述語言，通常只適于 RTL 級和更 低層次的門電路級的描述。由于任何一種語言源程序，最終都要轉換成門電 路級才能被布線器或適配器所承受， 因此 VHDL 語言源程序的綜合通常要經 過行為級RTL 級門電路級的轉化， Verilog 語言源程序的綜合過程要稍 而 簡單，即經過 RTL 級門電路級的轉化。與 Verilog 相比，VHDL 語言是

49、一 21 工程大學本科生畢業論文 種高級描述語言，適用于電路高級建模，比擬適合于 FPGA/CPLD 目標器件 的設計，或間接方式的 ASIC 設計。隨著 VHDL 綜合器的進步，綜合的效率 和效果將越來越好。Verilog 語言則是一種較低級的描述語言，更適用于描述 門級電路， 易于控制電路資源， 因此更適合于直接的大規模集成電路或 ASIC 設計。顯然 VHDL 和 Verilog 主要的區別在于邏輯表達的描述級別。VHDL 雖然也可以直接描述門電路，但這方面的能力卻不如 Verilog 語言；反之， Verilog 在高級描述方面不如 VHDL。 Verilog 語言的描述風格接近于電路

50、原理 圖，從*種意義上說，它是電路原理圖的高級文本表示方式。VHDL 語言適 于描述電路的行為，然后由綜合器根據功能行為要求來生成符合要求的 電路網絡。 由于 VHDL 和 Verilog 各有所長，市場占有量也相差不多。VHDL 描述 語言層次較高，不易控制底層電路，因而對 VHDL 綜合器的綜合性能要求較 高。但是當設計者積累一定經歷后會發現，每種綜合器一般將一定描述風格 的語言綜合成確定的電路，只要熟悉根本單元電路的描述風格，綜合后的電 路還是易于控制的。VHDL 入門相對稍難，但在熟悉以后，設計效率明顯高 于 Verilog，生成的電路性能也與 Verilog 的不相上下。在 VHDL

51、 設計中，綜 合器完成的工作量是巨大的，設計者所做的工作就相對減少了；而在 Verilog 設計中，工作量通常比擬大，因為設計者需要搞清楚具體電路構造的細節。 目前，大多數高檔 EDA 軟件都支持 VHDL 和 Verilog 混合設計，因而 在工程應用中，有些電路模塊可以用 VHDL 設計，其它的電路模塊則可以用 Verilog 設計， 各取所長， 已成為目前 EDA 應用技術開展的一個重要趨勢9-14。 VHDL 和 Verilog HDL 兩種語言各有所長，由于搜集到的關于 VHDL 語 言的資料較多，Verilog HDL 方面的資料較少，所以本設計選用 VHDL 語言 為 CPLD

52、編程17-20。 4、VHDL/Verilog HDL 開發流程 用 VHDL/Verilog HDL 語言開發可編程邏輯器件的完整流程為： 1.文本編輯：用任何文本編輯器都可以進展，也可以用專用的 HDL 編輯 22 工程大學本科生畢業論文 環境。通常 VHDL 文件保存為.vhd 文件，Verilog 文件保存為.v 文件； 2.功能仿真：將文件調入 HDL 仿真軟件進展功能仿真，檢查邏輯功能是 否正確也叫前仿真，對簡單的設計可以跳過這一步，只在布線完成以后， 進展時序仿真 ； 3.邏輯綜合：將源文件調入邏輯綜合軟件進展綜合，即把語言綜合成最 簡的布爾表達式和信號的連接關系。邏輯綜合軟件會

53、生成.edfedif的 EDA 工業標準文件； 4.布局布線：將.edf 文件調入 PLD 廠家提供的軟件中進展布線，即把設 計好的邏輯安放到 PLD/FPGA ； 5.時序仿真：需要利用在布局布線中獲得的準確參數，用仿真軟件驗證 電路的時序。 也叫后仿真 ； 6.編程下載：確認仿真無誤后，將文件下載到芯片中20。 4.2 軟件設計 本設計的軟件設計使用 Quartus II 軟件來完成。 Quartus II 是 ALTERA 公司的第四代可編程邏輯器件開發軟件，它提供 了一個完整搞笑的設計環境，非常容易適應具體的設計需求。同時 Quartus II 開發軟件提供了易用的設計輸入、快速的編譯

54、和直接易懂的期間編程。 Quartus II 設計軟件通過 PowerFit 適配技術和 LogicLock 增強技術提高了設計 的效率，支持百萬門級的設計，并且為第三方工具提供了無縫接口。 軟件局部主要是設計一個 ADF4360-7 的配置模塊，通過對 R、C、N 三 個存放器寫 24bit 控制字完成配置。 23 工程大學本科生畢業論文 圖 4.1 Quartus II 編程界面 ADF4360-7 配置 ADF4360 - 7 主要由低噪聲數字鑒相器( PD) 、精細電荷泵、可編程參考 分頻器 R、可編程 A，B 存放器和一個雙模分頻器構成。在這里，隨模式控 制的上下電平不同，雙模分頻器

55、采用兩個不同的分頻模數 P 和 P+ 1，雙模分 頻器的輸出同時驅動兩個可編程分頻器，它們分別預置在 A 和 B (A B ) ， 并進展減計數， 在除 A 和除 B 分頻器未計數到零時， 模式控制電平為高電平， 在輸入 A ( P + 1)個周期之后，除 A 存放器計數到零，則模式控制電平變為低 電平，控制 P + 1 分頻器的與門使其停頓計數，此時，除 B 存放器還有 B - A 個數，雙模分頻器的模數變為 P，再經過 P (B -A )個周期，除 B 分頻器計數 到零，輸出低電平，再將兩計數器重新置為 A 和 B，同時將模式控制恢復為 高電平。通過這一完整的周期，合成器的分頻比為 N =

56、 ( P + 1) A+ P (B - A ) = PB + A。則雙模分頻器輸出的頻率為 f PDF (鑒相頻率)，如下式所示2： f o = N f PDF = ( BP + A) f PDF = ( B A) P + A( P + 1) f PDF (4.1) ADF4360 -7 芯片提供 8 /9 或 16 /17 兩種計數模式，一般情況下，當輸出 24 工程大學本科生畢業論文 頻率較高的時候選用 16 /17 計數器,輸出頻率較低的選用 8 /9 計數器。f o 進展 A 次( P+1)分頻和(N-A )次 P 分頻，最終輸出為： f o = ( BP + A) fi / R (4

57、.2) 在 ADF4360-7 中預置數的圍為 38191，A 預置數的圍為 031，其分 頻比可以通過 A 和 B 存放器的值設定，由 ADF4360-7 的芯片資料可知，在 設置存放器參數時,必需滿足 B A 且有 N (P 2 - P) 14。 4.2.2 軟件設計流程 1、配置模塊的生成 根據該芯片的配置時序以及上述公式，選擇參考時鐘為 10MHz，最終輸 出 200MHz，按公式計算出各個參數后，通過對 R、C、N 三個存放器寫 24bit 控制字即可完成配置。由于該系統中 = 10 F ，因此 C 存放器和 N 存放器 之間的時間間隔 T 必須滿足 T 10ms 。 首先，新建一個

58、工程，保存后在這個工程里新建一個 VHDL 文件，根據 上述要求并參照 ADF4360-7 的相關資料編寫出 ADF4360-7 配置模塊的 VHDL 程序。 VHDL 程序編寫完成后，生成對應的元件符號。圖 4.2 即為生成的 ADF4360-7 的配置模塊。 圖 4.2 ADF4360-7 配置模塊 ADF4360-7 配置模塊的程序流程圖如圖 4.3 所示。 25 工程大學本科生畢業論文 圖 4.3 ADF4360-7 配置模塊程序流程圖 2、圖表文件的生成 生成配置模塊后，新建一個圖表文件，將配置模塊放置在圖表文件中， 并連接相應的輸入、輸出端，如圖 4.4 所示。 圖 4.4 圖表文

59、件部連接 26 工程大學本科生畢業論文 3、創立波形文件 圖表文件配置完成后，新建一個波形文件，導入相應的輸入、輸出端， 設定好各個時間參數，配置各個輸入端，如圖 4.5 所示。 圖 4.5 波形文件 假設編譯無誤，進展仿真后便可以得出仿真的波形結果。具體仿真結果將 在下一章介紹。 4、管腳配置 軟件仿真無誤后，便可以將各輸入、輸出端口配置到 CPLD 的實際管腳 上。管腳配置界面如圖 4.6 所示。 配置好管腳便可以將程序下載到 CPLD 芯片中了。 圖 4.6 引腳配置界面圖 27 工程大學本科生畢業論文 4.3 本章小結 本章首先介紹了硬件描述語言，之后對目前最常用的兩種硬件描述語言 V

60、HDL 語言和 Verilog HDL 語言的特點進展了分析和比照，了解這些有助于 軟件局部的順利完成。其后介紹了軟件局部的設計流程，主要是 ADF4360-7 配置程序的編寫。由于時間關系，按鍵、發光二極管等擴展模塊都沒有用到。 另外，配置模塊發送的數據只能預先設定，不能由外部輸入，使得整個系統 使用起來方便性降低。完成了軟件設計，便可以進展下一步，開展系統調試 了。 28 工程大學本科生畢業論文 第5章 5.1 硬件調試 系統調試及性能分析 PCB 板制作完成后便對其進展了焊接，因為電源芯片 LT1764 的 PCB 封 裝畫反了，所以焊接的時候是反過來焊的。焊接完畢便對其進展了測試。 經