1、第12章 可編程邏輯器件運用.可編程邏輯系統系統設計如何入門FPGA是基于硬件可編程的器件，設計方法與CPU和DSP有本質的區別；設計者需求掌握硬件描畫言語，還要具備硬件的概念和調試的閱歷，才干設計出高質量的FPGA系統FPGA系統涉及到：FPGA的構造原理、電路硬件設計與調試、硬件描畫言語HDL、開發工具EDA軟件、仿真驗證技術以及FPGA與其他處置器的互聯接口技術等。FPGA最好的入門方法-實際。初期階段：看書+軟件仿真；實際階段：結合FPGA開發板，將本人的設計在FPGA硬件系統上運轉。FPGA最小系統：含電源、下載接口，引出全部IO，用戶自行設計外部電路。.可編程邏輯系統設計技術背景目

2、前數字系統設計領域公認的根底性技術CPU、DSP、FPGAFPGA技術開展迅速，正在逐漸交融CPU和DSP的功能；FPGA曾經廣泛運用在如無線基站、千兆網絡路由器、智能手機、便攜式產品等領域。在我們的全國競賽中，FPGA的作用主要定位在時序信號產生、前端信號采集、高速控制、數據并行處置等方面，作為輔助控制器與MSP430或DSP協同運轉，不做單獨的處置器來運用。.FPGA與ASICASIC：指固定的或定制的邏輯器件公用集成電路-如MP3公用解碼芯片優點：經過固化的邏輯功能和大規模的工業化消費，芯片本錢大幅度降低，可靠性高；缺陷：設計周期長，投資大，風險高，設計投產后不可更改。FPGA的誕生處理

3、了ASIC存在的這些缺乏，滿足了快速產品開發的需求。第一片FPGA：Xilinx公司1984年推出，20多年的開展，FPGA的可用門從當初的1000余個可用門，開展到如今的1000萬個以上的可用門。容量提升了1萬倍。FPGA處理了電子系統小型化、低功耗、高可靠性的問題，開發周期短、投入少，芯片價錢不斷下降。.FPGA技術開展趨向1、基于FPGA的嵌入式系統SoPC技術正在成熟；2、FPGA芯片向高性能、高密度、低壓和低功耗方向開展；3、基于IP庫的設計方法；FPGA的設計者只需求尋覓適宜工程需求的IP庫資源，然后將這些IP整合起來，完成頂層模塊設計。整個工程的仿真和驗證任務主要就是驗證IP庫的

4、接口邏輯設計正確性。4、FPGA的動態可重構技術。指對于特定構造的FPGA芯片，在一定的控制邏輯的驅動下，對芯片的全部或部分邏輯資源實現高速的功能變換，從而實現硬件的時分復用，節省邏輯資源。.1、PLD器件概述(3/3)-主流CPLD與FPGACPLD：基于乘積項構造，根本構造為“與-或陣列；FPGA：基于查找表構造，由簡單的查找表構成可編程門，再構成陣列方式 FPGA數據掉電后喪失，CPLD掉電堅持CPLDFPGA內部結構Product-termLook-up Table程序存儲內部EEPROMSRAM，外掛EEPROM資源類型組合電路資源豐富觸發器資源豐富集成度低（幾十-數萬門級）高（百萬

5、門級）使用場合完成邏輯控制完成比較復雜的算法速度慢快其他資源EEPROMEAB，鎖相環保密性可加密一般不能加密.2、CPLD的構造與可編程原理1/2CPLD即復雜可編程邏輯器件，是早期GAL器件的改良。Altera的MAX7000系列具有典型性，以此為例，進展簡介MAX7000系列包含32-256個宏單元，每16個宏單元組成一個邏輯陣列塊LAB 每個宏單元含有一個可編程的“與陣列和固定的“或陣列，以及一個可配置存放器。每個宏單元共享擴展乘積項和高速并聯擴展乘積項，它們可向每個宏單元提供多達32個乘積項，以構成復雜的邏輯函數。.3、FPGA的構造與任務原理-簡介1/3多數FPGA采用基于SRAM

6、的查找表邏輯構成構造，即利用SRAM靜態隨機存儲器來構成邏輯函數發生器；一個N輸入查找表LUT可以實現N個輸入變量的任何邏輯功能；Altera的Cyclone系列器件本錢低、性價比高，構造和任務原理具有典型性；Cyclone器件主要由邏輯陣列塊LAB、嵌入式存儲器塊、IO單元和PLL等模塊構成；每個LAB有多個LELogic Element，邏輯單元構成；LE是Cyclone FPGA 器件的最根本可編程單元；LE主要由一個4輸入的查找表LUT、進位鏈邏輯和一個可編程的存放器構成。.3、FPGA的構造與任務原理-構造2/3.3、FPGA的構造與任務原理-構造3/3其它詳細構造及任務原理請讀者自

7、行閱讀教材P26-P32.芯片與外接電路的接口部分可編程邏輯的主體，可以根據設計靈敏地改動其內部銜接與配置，完成不同的邏輯功能用作數據存儲，可配置為單端口RAM，雙口RAM,FIFO等連通FPGA內部一切單元，連線長度和工藝決議信號驅動才干和傳輸速度通用程度較高的嵌入式功能模塊，如PLL、DSP、CPU等.PLL的作用：完成時鐘的高精度、低抖動的倍頻、分頻、占空比調整、移相等功能(可達ps精度)；內嵌公用硬核：與“底層嵌入單元有區分，指的是通用性相對較弱，不是一切FPGA都包含硬核。如Altera的Stratix GX系列 內部專門集成了3.1875 Gbit/s的串并收發單元；.4、硬件測試

8、技術內部邏輯測試動態測試、分析內部存放器的形狀器件廠商在在PLD中嵌入某種邏輯功能模塊；與EDA工具配合提供一種嵌入式邏輯分析儀，經過測試發現內部邏輯問題；如Altera的SignalTapII。JTAG邊境掃描測試BST.5、FPGA/CPLD廠商ALtera：高性能、高集成度、高性價比，開發工具軟件豐富，且提供免費運用版本；Xilinx：追求高集成度、高速度、低價錢、低功耗設計；Lattice:CPLD的開辟者，首創PLD及ISP技術；Actel：加密性好，產品廣泛運用于航空航天、軍事領域。.6、編程與配置(1/3)CPLD/FPGA都具有在系統編程ISP才干ISP功能的特點：運用CPLD

9、/FPGA進展邏輯設計時可以把芯片焊接在印制電路板上，在設計時一次又一次隨心所欲地改動整個電路的硬件邏輯關系，而不用改動電路板的構造。有3種ISP方式：基于電可擦除存儲單元的EEPROM或Flash技術CPLD -掉電數據不喪失，但編程次數有限，編程的速度慢基于SRAM查找表的編程單元FPGA -配置次數無限、加電時可隨時更改邏輯，但掉電后數據即喪失，下次上電需求重新配置基于反熔絲編程單元Actel的FPGAJTAG方式的在系統編程接口.7、編程與配置-PC機配置FPGA (2/3)運用PC并行口配置FPGA傳統方法，運用ByteBlasterMV或ByteBlasterII下載電纜運用PC

10、USB口配置FPGA 運用USB-Blaster下載電纜Altera的FPGA有如下幾種常用編程配置方式：配置器件方式，如用EPC器件進展配置。PS(Passive Serial被動串行)方式。 JTAG方式，用于配置SRAM的SOF文件，或JTAG間接ASActive Serial，這個方式是針對EPCS器件而言。.7、編程與配置 -FPGA配置器件(3/3).8、CPLD與FPGA的區別及運用選型1/2FPGA采用SRAM進展功能配置，可反復編程，但系統掉電后，SRAM中的數據喪失。因此，需在FPGA外加EPROM，將配置數據寫入其中，系統每次上電自動將數據引入SRAM中。 CPLD器件普

11、通采用EEPROM存儲技術，可反復編程，并且系統掉電后，EEPROM中的數據不會喪失，適于數據的嚴密。FPGA器件含有豐富的觸發器資源，易于實現時序邏輯，假設要務虛現較復雜的組合電路那么需求幾個CLB結合起來實現。CPLD的與或陣列構造，使其適于實現大規模的組合功能，但觸發器資源相對較少。FPGA內部有豐富連線資源，CLB分塊較小，芯片的利用率較高。 CPLD的宏單元的與或陣列較大，通常不能完全被運用，且宏單元之間主要經過高速數據通道銜接，其容量有限，限制了器件的靈敏布線。內部資源利用率較FPGA器件低.器件的資源Altera、Xilinx：數千門數百萬門； Lattice：數萬門以下資源占用

12、以仿真的結果為準，并應留有適當的余量20%芯片速度：芯片速度越高，其對微小毛刺信號的反響越靈敏，系統的穩定性越差 器件功耗：任務電壓越高功耗越大5V,3.3V,2.5V,1.8V等CPLDFPGA邏輯密集型數據密集型中小規模（100050000）大規模設計（5000數百萬門）免費軟件支持SoC設計編程數據不丟失，電路簡單ASIC的設計仿真ISP特性，編程加密布線靈活，但時序特性不穩定布線延遲固定，時序特性穩定需專用的ROM進行數據配置8、CPLD與FPGA的區別及運用選型2/2.9.FPGA設計流程電路設計與輸入-采用HDL言語或原理圖設計輸入；大型設計中，原理圖設計方法的可維護性較差，不利于

13、模塊構造與重用。主流的HDL言語：VHDL與VerilogHDL功能仿真QuartusII自帶仿真；運用第三方仿真軟件ModelSim.綜合優化將HDL言語、原理圖等設計輸入翻譯成與、或、非門，RAM，觸發器等根本邏輯單元組成的邏輯銜接網表，并根據目的與要求約束條件優化所生成的邏輯銜接，輸出網表文件；QuartusII可進展綜合，第三方綜合工具：Synplify綜合后仿真綜合后檢查綜合結果能否與原設計一致。實現與規劃布線：綜合的結果本質是根本邏輯單元所組成的網表，與芯片實踐的配置情況還有較大差距；運用相應軟件，根據所選芯片的型號，將綜合輸出的邏輯網表適配到詳細FPGA/CPLD上的過程就是實現

14、。.10、Altera典型器件簡介ACEX系列FPGA：專為通訊如xDSL調制解調器、路由器、音頻處置等運用而推出的芯片系列。如ACEX1K100MAX系列CPLD：以乘積項最為根本構造單元，具有ISP編程功能，支持JTAG。如MAX7128MAXII系列CPLD：低本錢、低功耗，功耗是MAX系列的非常之一，支持內部時鐘頻率高達300MHz，內置用戶非易失性Flash存儲器塊，運用LUT構造。如EPM240Cyclone/II 系列FPGA低本錢FPGA：平衡了邏輯、存儲器、鎖相環PLL和高級IO接口。支持NIOSII系列嵌入式處置器，支持串行、總線和網絡接口及各種通訊協議如EP1C3、EP1

15、C6Stratix/II 系列FPGA：帶有公用算法功能模塊，可高效地實現加法樹等大計算量的功能，提供了高速I/O信號和接口。我院的多普勒天氣雷達即采用它做中心運算芯片.11、主流低本錢FPGA-CycloneCyclone器件采用0.13um工藝制造，其內部有鎖相環、RAM塊，邏輯容量從2910-20060個LE，特性如下表：Cyclone FPGA中的PLL只能由全局時鐘管腳CLK0-3驅動；一個PLL的輸出可以驅動兩個內部全局時鐘網絡和一個或一對I/O管腳；特性EP1C3EP1C4EP1C6EP1C12EP1C20LE2910400059801206020060M4K RAM131720

16、5264鎖相環12222最大用戶I/O104301185249301.Cyclone中的時鐘資源.Cyclone FPGA的鎖相環構造.Cyclone FPGA的配置與IO新特性Altera公司的FPGA由于基于SRAM工藝，掉電后數據會喪失，可運用EPCS1或EPCS4加載配置數據；這種加載方式即為：自動串行方式Active Serial，Cyclone器件在加載是自動發出發在時鐘和其他控制信號，數據從串行加載芯片中讀出，送入FPGA的片內SRAM，運轉。Cyclone可支持DDR存儲器接口；Cyclone器件支持高速LVDS接口，性能可以到達311Mbit/s，在這種接口下必需注不測部匹配

17、電阻網絡的接法。.12、新一代低本錢FPGA-CycloneIICycloneII FPGA采用90nm工藝，器件規模是Cyclone的3倍；添加了硬的DSP塊；特性EP2C5EP2C8EP2C20EP2C35EP2C50LE46088256187523321668416M4K RAM363652105129鎖相環22444乘法器模塊1318263586.13、FPGA根本運用系統的設計FPGA最小系統：FPGA是可以使FPGA正常任務的最簡單的系統，它的外圍電路只包括FPGA必要的控制電路；最小系統主要包括：FPGA芯片、下載/配置電路、外部時鐘、復位電路和電源。假設需求運用NIOS II軟

18、核嵌入式處置器還要包括Flash和SDRAM；FPGA的功能管腳包括：用戶I/O,可用做輸入或輸出，或者雙向口，或LVDS；配置管腳：電源管腳：時鐘管腳：特殊管腳：.下載配置與調試接口電路FPGA是SRAM型構造，本身不能固化程序，因此需求一片Flash構造的配置芯片來存儲邏輯配置信息，用于上電時配置；在把程序固化到配置芯片之前，普通先運用JTAG方式去調試程序，也就是把程序下載到FPGA上運轉，這種方式擦寫次數無限。.FPGA硬件系統的設計技巧FPGA的硬件設計不同于DSP和ARM系統，比較靈敏和自在，只需設計好公用管腳的電路，通用I/O的銜接可以本人定義根據電路規劃來分配管腳功能。在電路設

19、計流程中，根據PCB的規劃來對應的調整原理圖中FPGA的管腳定義，可以降低后期布線的難度；預留測試點。FPGA的I/O數量非常多，除了可以滿足設計需求的I/O外，還有一些剩余I/O沒有定義，用作預留的測試點運用；思索到假設需求高速I/O的運用，那么應設計相關的LVDS差分I/O接口；充分的濾波，建議相關電源I/O處加一個104濾波電容，提高穩定性；FPGA具有內核電壓和I/O電壓兩個電壓，要留意區分。.FPGA硬件系統的調試方法假設硬件系統設計為插入式的背板構造，由于FPGA管腳多，密度大，焊接時具有很大難度，普通焊接需求相當熟練的水準，極易出現芯片與焊盤對不齊導致管腳大量粘連。背板式的設計中，用戶只需求設計外部I/O的接口電路就可以了，如LED,數據IO等。調試的過程中，可以借助用戶自行設計的LED來指示系統的任務形狀，對于較為復雜的設計，建議運用示波器或Signa