1、武漢大學計算機學院20062007學年第二學期2006級數字邏輯 期未考試試卷 a卷學號 班級 姓名 成績 一、填空（每空1分，共14分）1、（21.5）10=（ ）2=（ ）8=（ ）162、若，則補=（ ）3、十進制數809對應的8421bcd碼是（ ）4、若采用奇校驗，當信息位為10011時，校驗位應是（ ）5、數字邏輯電路分為（ ）和（ ）兩大類6、電平異步時序邏輯電路的描述工具有（ ）、（ ）、（ ）7、函數的反函數是（ ）8、與非門扇出系數no的含義是（ ）9、若要消除函數對應的邏輯電路可能存在的險象，則應增加的冗余項是（ ）二、選擇題（每空2分，共16分）從下列各題的四個答案中，

2、選出一個正確答案，并將其代號填入括號內1、數字系統采用（ ）可以將減法運算轉化為加法運算a原碼 b余3碼 cgray碼 d補碼2、欲使j-k觸發器在cp脈沖作用下的次態與現態相反，jk的取值應為（ ）a00 b01 c10 d113、對完全確定原始狀態表中的6個狀態，a、b、c、d、e、f進行比簡，若有（a，b），（d、e）等效，則最簡狀態表中只有（ ）個狀態a2 b4 c5 d64、下列集成電路芯片中，（ ）屬于組合邏輯電路a計數器74290 b寄存器74194 c三一八譯碼器74138 d集成定時器5g5555、設計一個20進制同步計數器，至少需要（ ）個觸發器a4 b5 c6 d206、

3、用5g555構成的多諧振蕩器有（ ）a兩個穩態 b兩個暫穩態 c一個穩態，一個暫穩態 d既沒有穩態，也沒有暫穩態7、可編程邏輯陣列pla的與、或陳列是（ ）a與陣列可編程、或陣列可編程 b與陣列不可編程、或陣列可編程 c與陣列可編程、或陣列不可編程 d與陣列不可編程、或陣列不可編程8、最大項和最小項的關系是（ ）a b c d無關系三、邏輯函數化簡（6分）把化成最簡與或式四、分析題（每小題12分，共24分）a1&1b1c&fd1、分析圖1所示組合邏輯電路 寫出輸出函數表達式 列出真值表 說明電路功能圖11x圖22、分析圖2所示脈沖異步時序邏輯電路 寫出輸出函數和激勵函數表達式 列出次態真值表，

4、作出狀態表和狀態圖 說明電路功能 設初態，作出x輸入4個異步脈沖后的狀態y2y1和輸出z的波形圖。五、設計題（每小題10分，共20分）1、作出“1101”序列檢測器的moore模型原始狀態圖和狀態表，電路有一個串行輸入端x，一個輸出端z。當x輸入的序列中出現“1101”時，輸出z為1，否則z為0，其典型輸入輸出序列如下：輸入x 0 1 0 1 1 0 1 1 0 1 0輸出z 0 0 0 0 0 0 1 0 0 0 02、用d觸發器和適當的邏輯門設計能實現下列最簡二進制狀態表的同步時序邏輯電路現態y2 y1次態/輸出x=0x=10001111001/011/001/000/010/010/00

5、0/011/1d觸發器激勵表如下qqn+1d0 00 11 01 10101 六 綜合應用題（每小題10分，共20分）1、用三一八譯碼器74138和適當的邏輯門設計一個三變量 “多數表決電路”2、用四位二進制同步可逆計數器74193和八選一數據選擇器74152設計一個“10010010”序列發生器，循環產生該序列。序列中的最高位“1”是序列的第一位。（提示：首先把74193設計成八進制計數器，用其計數狀態作八選一數據選擇器的地址端，用要產生的序列位作數據選擇器的數據輸入端）a1a2a0gd0d1d2d3d4d5d6d7f八選一mux74152附：各集成電路邏輯符號武漢大學計算機學院2006-2

6、007學年第二學期2006級數字邏輯期末考試試題a卷參考答案一、填空題（每空1分，共14）解答： 1.（21.5）10=（10101，1）2=（25.4）8=（15.8）162. x補=1.0011 3. 1000000010014. 0 5. 組合邏輯電路，時序邏輯電路6. 邏輯表達式，流程表，總態圖 7. 8. 指與非門的輸出端連接同類門的最多個數，它反映了與非門的帶負載能力。9. bc 二、選擇題（每空2分，共16分）解答1. d 2. d 3. b 4. c 5. b 6. b 7. a 8. a三、邏輯函數化簡（6分）解答先畫出函數f（a.b.c.d）的卡諾圖 00 01 11 10

7、1dd11d1d1dabcd00011110化簡得最簡與 或表達式：a1&1b1c&fdp1p2p3四、分析題（每小題12分，共24分）1. 解答 逐級寫出輸出函數表達式列真值表 輸入abcd輸入f0 0 0 00 0 0 10 0 1 00 0 1 100110 1 0 00 1 0 10 1 1 00 1 1 111111 0 0 01 0 0 11 0 1 01 0 1 100111 1 0 01 1 0 11 1 1 01 1 1 11111功能說明由真值表可知，當輸入abcd取值為0010、0011、0100、0101、0110、0111、1010、1011、1100、1101、11

8、10、1111時輸出f為1，否則f為0。或者說當輸入abcd中b或c為1時，f為1,否則f為0。2. 解答 輸出函數和激勵函數表達式 電路屬mealy模型 列次態真值表，作狀態表和狀態圖輸入x現態y2y1激勵函數輸出z次態y2m+1y1n+1j2k2c 2j1 k1c 110 01 11 100 110 11 11 101 011 01 11 101 111 11 11 110 0 狀態表現在y2y1次真y2n+1 y1n+1 / z0 00 1 / 00 11/11 0 / 01 01 1 / 01 10 0 / 1 電路功能：異步模4加1計數器，輸出z表示進位1 2 3 4 時間圖xy2y

9、1z五、設計題（每小題10分，共20分）a/01. 解答 設初態為 原始狀態圖如下a/0b/0e/1d/1c/11101001001x:原始狀態表現態次態輸出x=0x=1aab0bac0cdc0dae0eab12. 解答（1）作輸出函數和激勵函數真值表輸入x y2 y1次態y2n+1 y1n+1激勵函數d2 d1輸出z0 0 00 10 100 0 11 11 100 1 10 10 100 1 00 00 001 0 01 01 001 0 11 01 001 1 10 00 001 1 01 11 11（2）確定輸出函數和激勵函數01y1xy2 00 01 11 101111d1 00 0

10、1 11 101111d2xy2y101 （3）畫邏輯電路圖z &y1 y1c d1y2 y2c d211cp&x1注：d2、d1亦可化成與非 與非的形式。六、綜合應用題（每小題10分，共20分）1. 解答 列其值表設輸入為a，b，c：1：贊同 0：反對輸出為f ：1：通過 0：否決列其值表如下：輸入abc 輸出函數表達式f=m(3,5,6,7) 變換表達式形式畫邏輯圖 輸出f0 0 0 0 0 10 1 00 1 11 0 01 0 11 1 01 1 1 abc0&f001011 0 0112. 解答 把74193設計成8進制計數器，計數規律為qdqcqbqa：00000001001000

11、11 0111011001010100當qdqcqbqa向1000進位時，強迫計數器產生清0信號，所以clr=qd 用qcqbqa作八選一數據選擇的地址選擇端 數據選擇器的輸入端d0d7依次接入待產生序列的各位10010010 設置工作啟動按鈕，提供清0脈沖，cpu外接工作脈沖，cpd按“1”clr qdqccpu qbcpd qa1“1”a2a1 八選一muxa0g d0 d1 d2 d3 d4 d5 d6 d7 “0”f啟動脈沖ps“1”cp1 0 0 1 0 0 1 0 邏輯圖如下武 漢 大 學 計 算 機 學 院數字邏輯期末考試試題（a卷）20072008學年第二學期（閉卷考試）班號：

12、 學號： 姓名： 成績： （注：答案全部寫在答題紙上）一、填空題（每空1分，共16分）1、（27.5）10=（ ）2=（ ）162、已知x=-0.1011，則x補=（ ）3、奇偶校驗碼可檢測（ ）位錯，但不能定位和糾錯4、每個雙穩態觸發器可記錄（ ）位二進制碼5、十進制數347對應的8421bcd碼是（ ）6、三態門的三種輸出狀態是（ ）、（ ）、（ ）7、有兩個相同型號的ttl與非門，甲的開門電平為1.6v, 乙的開門電平為1.7v，試問在輸入相同高電平時，（ ）的抗干擾能力強。8、的反函數是（ ），對偶函數是（ ）9、組合邏輯電路的競爭可分為（ ）競爭和（ ）競爭兩種類型。10、用5g55

13、5構成的單穩觸發器的暫穩態持續時間tw的寬度與（ ）有關。11、脈沖異步時序邏輯電路的狀態（ ）同時變化的。二、單項選擇題（每空2分，共14分）1、能夠直接將輸出端相連實現“線與”的邏輯門是（ ） a. 與門 b. 或門 c. oc門 d. 與或非門2、三一八譯碼器74138能夠正常工作的條件是使能端必須為（ ） a.100 b.011 c.101 d.1103、對上升沿觸發的鐘控觸發器，其狀態翻轉的時刻發生在（ ） a.cp為0時 b. cp由0到1時 c. cp由1到0時 d. cp為1時4、同步時序邏輯電路中，狀態編碼采用相鄰編碼法的主要目的是（ ） a.減少觸發器個數 b.提高電路可靠

14、性c.提高電路工作速度 d.減少電路中的邏輯門，使電路結構最簡5、電平異步時序邏輯電路，不允許兩個或兩個以上輸入信號（ ） a.同時為1 b. 同時為0 c. 同時改變 d.同時出現6、對完全確定原始狀態表中的5個狀態a、b、c、d、e進行化簡，若有（b、c）、（b、d）等效，則最簡狀態表中只有（ ）個狀態 a. 2 b. 3 c. 4 d. 57、某同步時序邏輯電路的最簡狀態表中有11個狀態，則設計該電路最少需要（ ）個觸發器。 a. 3 b. 4 c. 5 d. 15三、化簡邏輯函數（每小題5分，共10分）1、用代數法把函數化成最簡與一或式11ab11&f1f2f3f4&2、用卡諾圖法把函

15、數化成最簡或與式四、分析題（每小題10分，共20分）1、分析圖1所示組合邏輯電路 寫出輸出函數表達式 列出真值表 說明電路功能 圖1y2y12、分析圖2所示脈沖異步時序邏輯電路 寫出激勵函數表達式 作出狀態表和狀態圖圖2 作出時間圖并說明電路功能（設初態y2y1=00）五、設計題（每小題10分，共20分）1、作出“1111”序列檢測器的moore模型原始狀態圖和狀態表，電路有一個串行輸入端x，一個輸出端z。當x輸入的隨機序列中出現連續4個或4個以上1時，輸出z為1，否則z為0，其典型輸入輸出序列如下：輸入x：0 1 1 0 1 1 1 1 1 0 1 0 輸出z：0 0 0 0 0 0 0 1

16、 1 0 0 0 2、用j-k觸發器和適當的邏輯門設計一個mealy模型同步八進制可逆計數器。電路有一個輸入x，一個輸出z。x=0在時鐘脈沖作用下，作加1計數，x=1作減1計數；輸出z等于1表示進位或借位。（j-k觸發器激勵表如下）：j k0 00 11 01 10 d1 dd 1d 0六、綜合應用題（每小題10分，共20分）1、用pla設計一個組合邏輯電路，該電路用于比較二個一位二進制數a、b的大小，產生大于（f1）、小于（f2）、等于（f3）三種比較結果2、用四位二進制同步可逆計數器74193，七段顯示譯碼器7448，七段顯示器設計一個“秒”時鐘，循環顯示“09”秒。假設秒脈沖已設計好，可

17、直接接到計數器的cp端。（寫出設計過程，說明工作原理，畫出邏輯圖）武 漢 大 學 計 算 機 學 院數字邏輯期末考試試題（a卷）參考答案20072008學年第二學期（閉卷考試）一、解答（每空1分，共16分）1. (11011.1)2、(1b.8)16 2. x補=1.01013. 奇數 4. 1 5. 0011 0100 0111 6. 高電平, 低電平, 高阻 7. 甲 8. 9. 臨界競爭, 非臨界競爭 10. 充電時間常數 rc 11. 不是二、解答（每小題2分，共14分）1. c 2.a 3.b 4.d 5. c 6.b 7.b三、解答（每小題5分，共10分）1. 2. 畫出函數f的卡

18、諾圖d 0 0 10 1 1 0d 1 d 0 1 0 d 10001111000 01 11 10abcd解法1 圈為0的項，直接寫出或一與式 解法2 先求的最簡與一或式。再對求反即得f的最簡或一與式四、解答（每小題10分，共20分）1. 寫出輸出函數表達式 列其值表abf1f2f3f4000111011011101101111110功能：由其值表可見，每輸入一組二進制碼時，與這個二進制碼值相對應的輸出線上將出現一個低電平為0的有效信號。故其功能是將二進制碼按它原來的值譯成相應的輸出信號，是一個二一四譯碼器，輸出低電平有效。2. 寫出激勵函數表達式 作狀態轉換其值表cpy2y1t2c2d1c

19、1y2n+1y1n+1100111011011011011011111111101000 00 11 11 000001111狀態圖狀態表現態y2y1次態cp=1000 1011 0101 1110 0cp: 電路功能：該電路是一個異步模四（二位二進制數）加1計數器。時間圖如下：cpy2y1五、解答（每小題10分，共20分） 1. 設初態為aa/0b/0d/0c/001111e/110000x:原始狀態表現狀狀態輸出x=0x=1aab0bac0cad0dae0eae1原始狀態圖2. 形成原始狀態圖和原始狀態表現態y2y1y0x=0x=10 0 0001/0111/10 0 1010/0000/

20、00 1 0 011/0001/00 1 1100/0010/01 0 0101/0011/01 0 1110/0100/01 1 0111/0101/01 1 1000/1110/01/1 確定激勵函數和輸出函數輸入次態輸出激勵xy2y1y0z000000100d0d1d000101000d1dd1001001100dd01d001110001dd1d101001010d00d1d01011100d01dd101101110d0d01d01110001d1d1d1100011111d1d1d100100000d0dd1101000100dd11d101101000dd0d111000110d

21、11d1d11011000d00dd111101010d0d11d11111100d0d0d1畫卡諾圖化簡0001111000dd101dd111dd10ddxy2y1y0j20001111000d1d01dd11d1d10ddxy2y1y0k2畫電路圖（略）六、解答（每小題10分，共20分）1. 列真值表求出f1（大于），f2 (小于)，f3(等于)的最簡與或表達式。abf1f2f300001010101010011001 畫pla的陣列圖abf1f2f32. 先把74193設計成十進制計數器，并用啟動脈沖ps將初態qdqcqbqa清零，clr=qdqb,cpu接“秒”脈沖cp, cpd接“

22、1”。 把計數器的輸出狀態qdqcqbqa接7448的a3a2a1a0，并正確處理7448的輔助控制信號， 把7448的七段輸出端ag接七段顯示器的輸入ag。qd qc qb qad c b a&ps“秒”脈沖cp“1”“1”“1”1“秒”時鐘邏輯電路圖“1”武漢大學計算機學院數字邏輯期末考試試題（a卷）20082009學年第二學期（閉卷考試）班級： 學號： 姓名： 成績： （注：答案全部寫在答題紙上）一、填空題（每空1分，共16分）1已知x補=1.1100，則x真值=（ ），x反=（ ）。2（30.5）10=（ ）2=（ ）8=（ ）16。3的反函數是（ ），對偶函數是（ ）。4余3碼010

23、010001011對應的十進制數是（ ）。5有兩個相同型號的ttl與非門，甲的關門電平為0.9v，乙的關門電平為0.8v，試問在輸入相同低電平時，（ ）的抗干擾能力強。6集電極開路邏輯門（oc門）的輸出端（ ）直接相連實現線與。7欲使t觸發器在cp脈沖作用下的次態與現態相反，則t的取值應為（ ）。8脈沖異步時序邏輯電路（ ）兩個或兩個以上輸入端同時為1。9優先編碼器的多個輸入端（ ）同時輸入有效信號。10可編程邏輯陣列pla的與陣列是（ ）編程的。11若要消除函數對應的電路可能存在的險象，則應增加的冗余項是（ ）。12對完全確定狀態表中的7個狀態a、b、c、d、e、f、g進行化簡，若有（a、b

24、），（b、c），（e、f）等效，則最簡狀態表中只有（ ）個狀態。二、證明題（6分）三、化簡題（每小題5分，共10分）把下列函數化成最簡與一或式：1；2。四、分析題（每小題10分，共20分）1分析圖1所示組合邏輯電路（1）寫出輸出函數表達式（3分）（2）列出真值表（4分）（3）說明電路功能（3分） 圖12分析圖2所示電平異步時序邏輯電路（1）寫出輸出函數和激勵函數表達式（3分）（2）作出流程表（表中輸入變量按x2x1順序排列）（3分）（3）作出總態圖（4分） 圖2五、設計題（每小題12分，共24分）1作出同步時序邏輯電路“110”序列檢測器的mealy模型原始狀態圖和狀態表。電路有一個串行輸入端

25、x，一個輸出端z。當x輸入的序列中出現“110”時，輸出z為1，否則z為0。其典型輸入輸出序列如下：輸入x：0 1 0 1 1 0 0 1 1 0 1輸出z：0 0 0 0 0 1 0 0 0 1 02用j、k觸發器和適當的邏輯門設計能實現下列最簡二進制狀態表功能的同步時序邏輯電路。現態y2 y1jk觸發器激勵表x=0x=1jk0000/001/0000d0100/011/0011d10dd/ddd/d10d11100/011/111d0六、綜合應用題（每小題12分，共24分）1用四選一數據選擇器設計一個三變量奇數檢測電路，當輸入的三個變量a、b、c中1的個數為奇數時，輸出f等于1，否則f等于

26、0。（用ab作地址選擇端）2用5g555定時器和適當的電阻電容構成的多諧振蕩器如下圖所示：說明電路的工作原理；（4分）畫出電容電壓vc的充放電波形和輸出電壓vo的振蕩波形；（4分）計算出矩形波的振蕩周期。（4分）附：5g555的電路結構圖、引腳圖、功能表如下：5g555不外接控制電壓時的功能表武漢大學計算機學院數字邏輯期末考試（a卷）參考答案20082009學年第二學期（閉卷考試）一、填空題（每空1分，共16分）1x真值=0.0100，x反=1.1011。2（30.5）10=（11110.1）2=（36.4）8=（1e.8）163反函數，對偶函數。4（158）105甲6可以（允許）718不允許

27、9可以（允許）10可11增加冗余項124二、證明題（6分）三、化簡題（每小題5分，共10分）1解：2解：畫卡諾圖最簡與一或式 四、分析題（每小題10分，共20分）1解答（1）輸出函數表達式：（2）列真值表輸入輸出abf1f2f300010011001000111010（3）功能說明：該電路對二個1位二進制數a、b進行比較，產生小于（f1），等于（f2）和大于（f3）三種比較結果。2解答（1）輸出函數和激勵函數表達式：（電路屬于mealy模型）（2）流程表二次狀態激勵狀態/輸出狀態y/zyx2x1=0 00 11 11 00/0/01/1/01/10/0/1/1（3）總整圖五、設計題（每小題12

28、分，共24分）現態y次態/輸出x=0x=1aa/0b/0ba/0c/0cd/1c/0da/0b/01解：設初態為a，由題意得：2解（1）：列次態轉換真值表輸入次態激勵輸出zxy2y1j2k2j1k1000000d0d0001000dd10010ddddddd01100d1d10100010d1d0101111dd00110ddddddd11111d0d01（2）用卡諾圖化簡得： （3）討論當電路進入多余狀態10時，電路能否自啟動。xy2y1j2k2j1k1z01001010001100010110可見電路能自啟動。（4）畫邏輯圖（略）六、綜合應用題（每小題12分，共24分）1解（1）：設輸入變

29、量為a、b、c，輸出為f，列真值表如下：輸入輸出abcf00000011010101101001101011001111（2）寫輸出函數表達式：（3）選a、b作地址端，確定輸入數據d0、d1、d2、d3。 d0=c、 、d3=c（4）畫邏輯圖2解：工作原理當合上電源瞬間，電容上的電壓不能突變，所以，輸出vo=1，放電三極管截止，電源電壓經r1、r2和電容c充電，vc逐步上升，當vc上升到時，放電三極管仍然截止，v0仍然為1，電路處于第一個暫穩態。當vc繼續充電到時，此時，放電三極管開始導通，輸出vo=0，電容經過c、r2和放電三極管t放電，vc開始下降。當下降到時，輸出v0仍為0，電路處于第二

30、個暫穩態。當vc繼續放電下降到時，vth就，放電三極管又截止，輸出v0又變到1，又重復第一個暫穩態，如此循環產生振蕩，輸出矩形波。（2）電容電壓vc的充放電波形和輸出電壓vo的振蕩波形如下：（3）輸出矩形波的高電平時間th是電容電壓vc的充電時間，與有關，即或。輸出低電平的時間tl為vc的放電時間，與r2c有關。即或 矩形波的振蕩周期或 武漢大學計算機學院20092010學年第二學期2009級數字邏輯期未考試試卷 a卷學號 班級 姓名 成績 一、填空題（每空1分，共14分）1在數字電路和計算機中，只有（ ）和（ ）兩種符號來表示信息。2時序邏輯電路由（ ）和（ ）組成。3（26.25）10（

31、）2；（5b）16（ ）84（305.1）10（ ）8421bcd=（ ）余3碼5若x-1010，則x補=（ ）6ttl與非門的關門電平為0.8v，開門電平為1.9v，當其輸入低電平為0.3v，高電平為3.2v時，其輸入低電平噪聲容限vnl為（ ），輸入高電平噪聲容限vnh為（ ）。7jk觸發器的特征方程是（ ）。8的反函數是（ ），對偶函數是（ ）。二、選擇題（每題2分，共16分）從下面每題的四個答案中選擇唯一正確的答案填入括號中。1能把緩變輸入信號轉換成矩形波的電路是（ ）。a單穩態觸發器b多諧振蕩器c施密特觸發器d邊沿觸發器2用pla進行邏輯設計時，應將邏輯函數表達式變換成（ ）。a與非

32、與非式b異或表達式c最簡與或式d最簡或與式3在下列器件中，屬于時序邏輯電路的是（ ）。a計數器b譯碼器c數據選擇器d全加器4設計一個能存放8位二進制代碼的寄存器，需要（ ）個觸發器。a2b3c4d85維持阻塞d觸發器是時鐘脈沖cp的（ ）觸發的。a下降沿b上升沿c高電平d低電平6對完全給定原始狀態表中的6個狀態a、b、c、d、e、f化簡，若有（ab）、（bc）、（ef）等效，則最簡狀態表中應有（ ）個狀態。a4b6c3d57組合邏輯電路的競爭險象是由（ ）引起的。a電路有多個輸出b電路中使用多種門電路c電路中存在延遲d電路不是最簡8在（ ）電路中，不允許兩個或兩個以上輸入信號同時發生變化。a組

33、合邏輯b電平異步時序邏輯c脈沖異步時序邏輯d以上都不是三、證明題（7分）四、化簡題（7分）把函數化成最簡與一或式。五、分析題（每小題10分，共20分）1分析圖1所示由四選一多路選擇器構成的組合邏輯電路。寫出f的表達式說明電路邏輯功能 圖1 圖22分析圖2所示異步時序邏輯電路 寫出激勵函數表達式 作出狀態表和狀態圖 畫出cp、q3、q2、q1的波形圖 說明電路功能六、設計題（每小題10分，共20分）1作出三位二進制碼奇檢測器的mealy模型原始狀態圖和狀態表。當電路從串行輸入端x接收的每3位一組的二進制代碼中有奇數個1時，輸出z為1，否則z為0。2用d觸發器作存儲元件，設計能實現下列最簡二進制狀

34、態表的同步時序邏輯電路。d觸發器激勵表如下：q qn+1d000011100111七、綜合應用題（16分）用四位二進制同步可逆計數器74193和八選一數據選擇器74152設計一個“01101011”序列發生器，循環產生該序列。序列中的最高位“0”是序列的第一位。（提示：首先把74193設計成八進制計數器，用其計數狀態作八選一數據選擇器的地址端，用要產生的序列位作數據選擇器的數據輸入端）a1a2a0gd0d1d2d3d4d5d6d7f八選一mux74152附：各集成電路邏輯符號武漢大學計算機學院20092010學年第二學期2009級數字邏輯期末考試試題a卷參考答案一、填空題（每空1分，共14分）

35、10、1 2組合電路，存儲電路 3（11010.01）2；（223）84（00110000 0101.0001）8421bcd （0110 0011 1000）余3碼5x補=1011060.5v，1.3v78 二、選擇題（每題2分，共16分）1c 2d 3a 4d 5b 6c 7c 8b三、證明題（7分）可用真值表或代數法證四、化簡題（7分）五、分析題（每小題10分，共20分）1 該電路實現異或邏輯功能2 k1=1 cp1=cp cp1=cp cp3=q2 功能：異步七進制加法計數器，能自啟動。六、設計題（每小題10分，共20分）1參考p158圖5.492 七、綜合應用題（16分） 把7419

36、3設計成8進制計數器，計數規律為qdqcqbqa：0000000100100011 0111011001010100當qdqcqbqa向1000進位時，強迫計數器產生清0信號，所以clr=qd 用qcqbqa作八選一數據選擇的地址選擇端 數據選擇器的輸入端d0d7依次接入待產生序列的各位01101011 設置工作啟動按鈕，提供清0脈沖，cpu外接工作脈沖，cpd接“1”clr qdqccpu qbcpd qa1“1”a2a1 八選一muxa0g d0 d1 d2 d3 d4 d5 d6 d7 “0”f啟動脈沖ps“1”cp0 1 1 0 1 0 1 1 邏輯圖如下：武漢大學計算機學院20102

37、011學年第二學期2010級數字邏輯期未考試試卷（閉卷） a卷（a類）一、填空題（每空1分，共14分）1若x=0.1011，則x補=（ ）。2（10110.1）2=（ ）10=（ ）8=（ ）1638421bcd碼 100100010111對應的十進制數是（ ）。4時序邏輯電路由（ ）和（ ）組成。5f（abc）=ab的反函數是（ ），對偶函數是（ ）。6欲使jk觸發器在cp有效跳沿作用下的次態與現狀相反，則jk的取值應為（ ）。7一個矩形波信號從與非門輸入端傳到輸出端所延遲的時間叫（ ）。8消除組合邏輯電路競爭險象的常用方法有（ ）、（ ）、（ ）。二、單項選擇題（每小題2分，共16分）從下

38、面每題的四個答案中，選擇唯一正確的答案代號填入括號內。1在一個給定的數字波形中，其周期為脈沖寬度的兩倍，則占空比為（ ）。a100%b200%c50%d150%2具有三種輸出狀態的門是（ ）。a與門b或門coc門d三態門3維持阻塞d觸發器是時鐘的（ ）觸發的。a上升沿b下降沿c高電平d低電平4電平異步時序邏輯電路的分析工具是（ ）。a真值表、卡諾圖b狀態表、狀態圖c功能表、波形圖d流程表、總態圖5欲把正弦波變換為同頻率的矩形波，應選擇（ ）。a多諧振蕩器b施密特觸發器c單穩態觸發器dj-k觸發器6對完全給定狀態表中的7個狀態a、b、c、d、e、f、g進行化簡，若有（a、b），（b、c），（e、

39、f）等效，則最簡狀態表中只有（ ）個狀態。a4b5c3d67用pla實現組合邏輯電路功能，通常要將函數表達式表示成（ ）。a最小項表達式 b最簡與一或式 c最大項表達式 d一般或一與式8下列集成電路芯片中，（ ）屬于時序邏輯電路。a計數器74193 b三-八譯碼器74138 c多路選擇器74153 d優先編碼器74148三、化簡題（8分）用卡諾圖把f（abcd）=m（1，3，13，15）d（6，9，11，14）化成最簡與一或式。四、分析題（每小題12分，共24分）1分析圖示組合邏輯電路（1）寫出輸出函數表達式（2）列出真值表（3）說明電路功能2分析圖示同步時序邏輯電路（1）寫出激勵函數表達式（2）作狀態表和狀態圖（3）說明電路功能五、設計題（14分）用t觸發器設計一個異步二位二進制（模四）加1計數器