學生畢業設計（畢業論文）系 別： 電子與電氣工程學院 專 業： 電子信息工程技術 班 級： 電子085 學 生 姓 名： 學 生 學 號： 設計（論文）題目： 基于fpga技術的數字存儲示波器設計 指 導 教 師： 設 計 地 點： 起 迄 日 期： 常州信息職業技術學院電子與電氣工程學院 畢業設計論文畢業設計（論文）任務書專業 電子信息 班級 電子085 姓名 一、課題名稱： 基于fpga技術的數字存儲示波器設計 二、主要技術指標： （1） 帶寬：100mhz （2）垂直靈敏度：10mv5v/div （3） 水平靈敏度：2.5ns5s/div （4）輸入阻抗：1m （5）存儲深度：4kb （6）顯示：led （7）通道：單通道 等 三、工作內容和要求：本設計的數據采集采用高速模數轉換器adl674(ad)，直接用fpga準確定時控制adc的采樣速率，實現整個頻段的全速采樣。數據的存儲采用雙口ram(ut62-256)存儲采樣量化后的波形數據，同樣用fpga控制ram的地址線。整個系統采用單通道的方式，信號進來首先經過前端的調理電路把信號電壓調整到ad的輸入電壓范圍之內，這里調節電路主要是由信號衰減電路和信號放大電路所組成。調節后的信號再送到ad變換電路里面完成信號的數字化。然后把ad轉換后的數據送到fpga中，并把數據保存到fpga中的fifo中，fpga中的電路主要包括有fifo、觸發系統、峰值檢測、時基電路等。 4、 主要參考文獻：1楊剛、龍海燕現代電子技術一vhdl與數字系統設計m北京：電子工業出版社2004 2侯伯亨、顧新vhdl硬件描述語言與數字邏輯電路設計m西安：兩安電子科技人學1999 3潘松下、國棟帥l實用教程m成都：成都電子科技大學出版社2000 4潘松下、黃繼業eda技術實用教程m北京：科學出版社2002 5王振紅vhdl數字電路設計與應用實踐教程m北京機械工業出版社2003 學 生（簽名） 2010年 5月 7日 指 導 教師（簽名） 2010年 5月10日 教研室主任（簽名） 2010年 5月10日 系 主 任（簽名 ） 2010年 5月12日畢業設計（論文）開題報告設計（論文題目）基于fpga技術的數字存儲示波器設計一、選題的背景和意義：高速數字化采集技術和fpga技術的發展已經對傳統測試儀器產生了深刻的影響。數字存儲示波器(ds0)是模擬示波器技術、數字化測量技術、計算機技術的綜合產物，它主要以微處理器、數字存儲器、ad轉換器和da轉換器為核心，輸入信號首先經ad轉換器轉換成數字信號，然后存儲在ram中，需要時再將ram中的內容讀出，經da轉換器恢復為模擬信號顯示在示波器上，或者通過接口與計算機相連對存儲的信號作進一步處理，這樣可大大改進顯示特性，增強功能，便于控制和智能化。這種dso中看到的波形是由采集到的數據經過重構后得到的波形，而是加到輸入端上信號的波形。本文采用基于fpga的方式進行數據采集、數據處理等功能的設計。這種設計方案在高速數據采集上具有很多優點，如體積小、功耗低、時鐘頻率高、內部延時小、全部控制邏輯由硬件完成等，另外編程配置靈活、開發周期短、利用硬件描述語言來編程，可實現程序的并行執行，這將會大大提高系統的性能，有利于在系統設計和現場運行后對系統進行修改、調試、升級等。二、課題研究的主要內容：本設計的數據采集采用高速模數轉換器adl674(ad)，直接用fpga準確定時控制adc的采樣速率，實現整個頻段的全速采樣。數據的存儲采用雙口ram(ut62-256)存儲采樣量化后的波形數據，同樣用fpga控制ram的地址線。ut62-256具有相互獨立的數據線、地址線、片選線和讀寫控制線，它們可對ram內部的存儲單元分時進行讀寫操作。并且互不影響，解決了高速存儲和讀取的問題。將所存儲的信號通過數模轉換器ad767轉換，用一臺普通示波器顯示。該系統資源利用率較高，數據轉換和存儲采用獨立集成芯片；系統控制以fpga為核心，從而提高了系統的性能，且易于實現系統的升級。三、主要研究（設計）方法論述：根據設計指標要求，基于fpga的系統結構主要南模數轉換、數模轉換、fpga數據處理、數據存儲四部分組成。由垂直分辨率大于或等于32點div可失nad、da轉換器至少8位，系統選用ad976(16位ad轉換器)和ad669(16位da轉換器)，由于受plc ioh數量的影響，ad976和da669使用其中13位，ram選hm6264(64k)，時鐘采用125khz，plc選用epfl0k10lc843。模擬信號通過aid轉換器將信號輸入給fpga，fpga根據相關指令進行數據存儲至ram或將數據從ram讀出送給da轉換器轉換成模擬信號輸出。步驟：1、硬件電路的設計與調試 2、軟件的設計及調試 3、整體調試與測試四、設計（論文）進度安排：時 間工 作 內 容2010.5.72010.5.20熟悉課題，明確任務要求，調研，收集資料。2010.5.202010.6.1研究本次畢業設計的思路,并制定框架。2010.6.12010.6.15根據框架內容完成設計論文初稿。2010.6.152010.6.18書寫設計說明書2010.6.182010.6.25在指導老師的幫助下進行修改，進一步完善初稿最終完成設計。2010.6.252010.7.3祥實相關論點、論據，準備畢業設計的答辯。五、指導教師意見： 指導教師簽名： 2010 年 5 月 10 日六、系部意見： 系主任簽名： 2010年 5 月 11 日常州信息職業技術學院電子與電氣工程學院 畢業設計論文目錄摘要abstract第1章 前言.11.1 數字存儲示波器的發展概況.11.2 本文所做的研究工作.1第2章 示波器的工作原理.32.1 模擬示波器的基本工作原理.32.2 數字存儲示波器的工作原理.4第3章 dsp處理器和fpga的開發過程簡介.53.1 dsp處理器的開發過程和應用.53.2 fpga的開發過程與應用 .6第4章 整體設計方案.84.1 系統整體設計流程圖.84.2 整個系統的性能指標.94.3 系統的實現方案.94.4 元器件的選擇.11第5章 整個系統硬件設計125.1 前端數據采集部分硬件電路設計.125.2 fpga外圍電路的設計和內部邏輯電路設計.175.3 dsp部分的硬件設計24第6章 系統軟件設計.296.1系統初始化296.2數據處理的相關算法336.3波形顯示程序35第7章 結束語.37答謝辭參考文獻摘要數字存儲示波器在儀器儀表領域中占有重要的地位，應用范圍相當廣泛，所以對示波器的研制有重要的理論和實際意義。本文針對數字存儲示波器的設計進行了深入的研究，旨在研制出100mhz帶寬的數字存儲示波器。從各個方面考慮，選用了dsp、fpga和單片機的方案來設計整個系統。整個系統采用單通道的方式。信號進來首先經過前端的調節電路把信號電壓調整到ad的輸入電壓范圍之內，這里調節電路主要是由信號衰減電路和信號放大電路所組成。調節后的信號再送到ad變換電路里面完成信號的數字化。然后把ad轉換后的數據送到fpga中，并把數據保存到fpga中的fifo中，fpga中的電路主要包括有fifo、觸發系統、峰值檢測、時基電路等。由于本文采用fpga，使得數字存儲示波器的設計比較靈活，容易升級。可以根據自己的需要進行相關的改進，例如對外圍電路做進一步地擴展。關鍵詞：dsp；fpga；lcd；單片機；數字存儲示波器abstractdigital storage oscilloscopes play an important role in the field of instrumentation，it has a wide range of applications，the development of the oscilloscope has a very important theoretical and practical significancein this paper, we have do a lot of work to the design of digltal storage oscilloscopethe goal is aimed at the development of the repeat 100mhz bandwidth digital storage oscilloscopeconsidereing from various aspects，we select dsp,fpga and microcontroller to design the whole systemthe whole system is single channelthe signa that come in from the first front-end have been changed a fit voltage which put into a voltage signal adfront-end circmts here mainly are composed of by signal attenuation and signal amplifier circuitafter the front-end,the signals have changes the digital signal the by ad circuitthis data has been sent to fpga，the data is saved to the fifo in the fpgathe main circuit in the fpga，including fifo，the trigger system， the peak detection circuit，time-ased circuit，and so onat the same time，the use of fpga makes the design more flexible，and easier to upgrade，for example，it is possible to expand extemal circuit of oscilloscopeskey words：dsp,fpga，lcd ，microcontroller,digital storage oscilloscope常州信息職業技術學院電子與電氣工程學院 畢業設計論文第1章 前言示波器應用非常廣泛，包括工業、軍事、科研、教育領域都有很大的應用。本章主要對示波器的國內外發展現狀和本文所做的研究工作做簡要的介紹。1.1數字存儲示波器的發展概況以前的數字示波器的屏幕更新速率慢，無實時采集能力。九十年代之后，示波器技術得到了飛速發展。比如hp公司推出的54600b系列數字示波器克服這個更新速率慢的問題。這樣，輸入信號變化，立即就可以看到顯示的變化。例如tektronix公司的tds684a型4通道1ghz的數字示波器采用了獲專利的數字實時取樣技術，并增加了轉換率觸發和建立與保持觸發功能。更新速度也更快。同時泰克公司宣布的dp04000數字熒光示波器，該系列示波器系列擁有350mhz-1ghz的帶寬，率先提供了突破性的wave inspector技術。在2005年下半年推出幾種新型數字存儲示波器，其中600mhz和1ghz兩種帶寬的示波器采用了安捷倫最新一代megazoom專利技術，具有最深的存儲器和最多的集成通道數以及業內領先的波形觀察能力。目前一些國內廠商開始進軍手持數字示波器這一高端領域。雖然，從市場需要來看，20mhz帶寬的數字存儲示波器產品在市場中占有很大的比例。一般20mhz的帶寬可以滿足很多人的需求。面對這樣的行業需求，所以國內示波器生產企業把產品性能設定在20mhz帶寬、100msas采樣率。采用雙通道數據采集，一般是單色lcd顯示。盡管我國國產示波器處于起步階段。但是我國手持數字存儲示波器的生產企業在其產品的研發過程中，除了有自己的獨立研發中心外，同時也與國內高校進行資源整合，例如電子科技大學就通過與企業合作進行示波器的研發。通過與高校實驗室的技術與科研的交流與合作，加強研發團隊的科研水平，進一步提高產品的競爭力。1.2本文所做的研究工作dsp是16位的risc處理器，高性能、低功耗是其顯著特點。并被廣泛應用于各種嵌入式領域。比如在雷達信號處理，數字圖像處理方面等等。fpga是復雜可編程邏輯器件，它具有速度快、穩定性高、設計靈活和價格低廉等許多優點。dsp和fpga都是現在非常流行的，其性價比也是非常的高。也是兩款技術非常成熟的芯片。本文所做的研究工作就是利用這兩款芯片進行數字存儲示波器的研究和設計。本文進行了底層硬件平臺的研究設計、少量的軟件驅動程序的設計和示波器的常用算法的研究工作。例如，根據設計便攜式數字存儲示波器的實際需要，采用了dsp+fpga+單片機的設計方案；研究了高頻電路的設計方法，獨立完成了整個系統的硬件電路設計，并對其中的某些功能模塊進行了調試，給出了部分調試報告；研究了fft、濾波、插值算法。本文的目的是采用fpga+dsp+單片機來設計一個100m(重復帶寬)的數字示波器。本設計中dc/100mhz的被測信號經過前端電路把信號調整到ad輸入電壓的范圍之內，經過ad轉換變成數字信號，送到dsp中進行相關處理，之后通過dsp多緩沖串口送到單片機中，再由單片機把要顯示的數據顯示到lcd中的這么一個過程，去實現信號波形的檢測。本文已經完成了示波器硬件平臺的搭建，對前端模擬電路的某些部分做了一下改進，觸發電路部分拋棄了傳統的模擬觸發方式，采用了全數字化的觸發方式。同時由于本文采用fpga，使得數字存儲示波器的設計較為靈活，容易升級，可以根據用戶的需要實現電路的升級。在軟件方面，由于示波器的軟件量是非常龐大的。所以要想在很短的時間來完成它也是不可能的。本文只是完成了硬件平臺的部分驅動程序。同時對示波器所要使用到的相關算法進行了相關的研究。本課題是一個龐大的系統，其實踐性很強，涉及知識非常多，受限于時間和個人的知識水平，尚存在以下不足之處需要以后加強。不足之處有：系統整體性能還有待進一步提高。包括示波器的帶寬、存儲深度，尤其是存儲深度有待進一步提高，同時dsp的存儲器容量也有待提高。整個系統lcd的更新速度有點慢，需要不斷改進提高這個系統顯示的更新速度。第2章 示波器的工作原理2.1 示波器的工作原理了解示波器的工作原理是設計好示波器的第一步。示波器可以分為模擬示波器、數字存儲示波器二類。下面對這兩種示波器的工作原理作簡要的介紹。2.1.1模擬示波器的基本工作原理模擬示波器工作方式是直接測量信號電壓，并通過從左到右穿過示波器屏幕的電子束在垂直方向描繪電壓。示波器屏幕通常是陰極射線管（crt）。電子束投到熒幕的某處，屏幕后面總會有明亮的熒光物質。當電子束水平掃過顯示器時，信號的電壓是電子束發生上下偏轉，跟蹤波形直接反映到屏幕上。在屏幕同一位置電子束投射的頻度越大，顯示得也越亮。設置垂直標度（對伏特/ 格進行控制）后，衰減器能夠減小信號的電壓，而放大器可以增加信號電壓。隨后，信號直接到達crt的垂直偏轉板。電壓作用于這些垂直偏轉板，引起亮點在屏幕中移動。信號也經過觸發系統，啟動或觸發水平掃描。水平掃描是水平系統亮點在屏幕中移動的行為。觸發水平系統后，亮點以水平時基為基準，依照特定的時間間隔從左到右移動。許多快速移動的亮點融合到一起，形成實心的線條。圖2-1給出了模擬示波器的體系結構圖。 圖2-1模擬示波器體系結構圖2.2 數字(存儲)示波器的工作原理數字存儲示波器不是將波形存儲在示波管內的存儲柵網上, 而是存在存儲器中, 因而存儲時間可以無限長。數字存儲示波器主要利用 a/d轉換技術和數字存儲技術來工作, 它能迅速捕捉瞬變信號并長期保存。該示波器首先對模擬信號進行高速采樣以獲得相應的數字數據并存儲, 存儲器中儲存的數據用來在示波器的屏幕上重建信號波形; 然后利用數字信號處理技術對采樣得到的數字信號進行相關處理與運算, 從而獲得所需要的各種信號參數; 最后, 該示波器根據得到的信號參數繪制信號波形, 并對被測信號進行實時、 瞬態分析, 以方便用戶了解信號質量, 快速準確地進行故障診斷。數字存儲示波器將輸入模擬信號經過 ad/轉換, 變成數字信號, 儲存在半導體存儲器 ram中, 需要時將 ram中存儲的內容讀出顯示在 lcd, 或通過 da/轉換, 將數字信號變換成模擬波形顯示在示波管上。數字存儲示波器可以采用實時采樣, 每隔一個采樣周期采樣一次, 可以觀察非周期信號川。數字示波器的采樣方式包括實時采樣和等效采樣(非實時采樣)。等效采樣又可以分為隨機采樣和順序采樣, 等效采樣方式大多用于測量周期信號。圖2-2表數字示波器工作原理框圖。圖2-2數字示波器工作原理框圖第3章 dsp處理器和fpga的開發過程簡介dsp在數字圖像處理，音頻信號處理等方面有著非常廣泛的應用。它以其專門的硬件乘法器，特殊的信號處理指令使得它高速的運算速度比最快的cpu還快上好幾十倍。fpga是在pal、gal、cpld等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路(asic)領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。fpga的使用非常靈活，同一片fpga通過不同的編程數據可以產生不同的電路功能。fpga在通信、數據處理、網絡、儀器、工業控制、軍事和航空航天等眾多領域得到了廣泛應用。本章主要是針對dsp、fpga的發展情況和開發流出作簡要的介紹。3.1 dsp處理器的開發過程和應用隨著 dsp應用范圍的擴大、處理能力的加強以及dsp更新速度的加快，dsp 處理系統越來越復雜，對設計者來說難度也越來越大，為此有的廠家已產生出一定標準，依據標準來設計生產電路板的dsp處理模塊，同時為這種標準模塊提供豐富的軟件開發系統和算法庫。其中典型的如 tms320c4x 和 sdsp2106x，它們可以通過通信口和全局總線插座，將若干個模塊安裝在母板上，方便地組成多處理器系統。這種模塊化設計降低了硬件設計難度，減少了 硬件設計時間，有利于更高效的開發dsp系統。 目前各 dsp芯片生產廠家已經把以上列出的各開發工具集成在一起,構成集成開發環境。例如 ti 公司的 ccs ide（code composer studio integrated development environment）可以提供環境配置、源程序編輯、編譯連接、程序調試、跟蹤分析等各個環節，以加速軟件開發進程，提高工作效率。它把編譯、匯編、鏈接等工具集成在一起，用一條命令即可完成全部的匯編工作。另外把軟、硬件開發工具集成在其中，使程序的編寫、匯編、程序的軟/硬件仿真和調試等開發工作 在統一的環境中進行，給開發工作帶來極大的方便。3.1.1 dsp處理器發展歷程以及發展現狀dsp發展歷程大致分為三個階段：70年代理論先行，大概在70年具備了完整的dsp的理論和算法基礎。80年代dsp產品開始普及，隨著電子技術的高速發展，1982年世界上誕生了第一塊dsp芯片，很快dsp在語音合成和編碼解碼器中得到廣泛應用。再加上cmos工藝的誕生，使得dsp芯片的集成度性能都得到空前的提高，其存儲容量和運算速度也成倍提高，其應用范圍逐步擴大到通信、計算機領域。90年代突飛猛進。90年代相繼出現了第四代和第五代dsp器件。將dsp芯核及外圍組件綜合集成在單一芯片上。同時dsp的價格也大幅度下降，使得dsp芯片不僅在高端的通信、計算機領域大顯身手，而且在低端的家用電器等方面dsp也是應用越來越廣泛。3.1.2 dsp處理器的具體開發流程對于dsp開發來說，可以根據不同情況來決定是否要選擇操作系統。操作系統的使用可以在一定程度上縮短開發周期，但是操作系統對于實時性很高的場合來說就不一定合適。而沒有操作系統的開發方式相對來說可能比較復雜一些，需要用戶對dsp的硬件架構，對dsp的外圍電路的驅動等非常熟悉。開發過程的時候，所有程序都是從硬件調試到初始化程序和應用程序都在ccs中進行開發。需要操作系統的開發方式相對來說簡單一些，但是如果加入了操作系統之后，由于操作系統可以屏蔽到硬件的相關細節，用戶即使不了解硬件的相關細節也可以進行開發，使得用戶可以把精力專門集中在應用程序的開發上來。同時可以縮短開發周期。dsp開發工具主要包括有：c語言編譯器(c compiler)、匯編語言工具、匯編器(assembler)、連接器(linker)、歸檔器(archive)、交叉引用歹愫(cross reference lister)。如果是c語言程序，首先是c語言編譯器將程序編譯成匯編語言源程序，然后送到匯編器里面進行匯編，匯編后產生coef格式的目標代碼，再用連接器進行連接，生成dsp上可以執行的coef格式的目標代碼。然后就可以利用調試器對代碼進行調試。調試正確之后就可以把代碼寫入到flash里面了。開發流程圖3-1所示：圖3-1 dsp的開發流程3.2 fpga的開發過程與應用隨著現場可編程邏輯器件越來越高的集成度，加上不斷出現的i/o標準、嵌入功能、高級時鐘管理的支持，使得現場可編程邏輯器越來越廣泛。3.2.1 fpga發展歷程及現狀從xilinx公司推出了世界上第一片fpga(現場可編程邏輯芯片)，fpga已經歷幾十年的發展。從最初的一千多可利用門，發展到90年代的幾十萬個可利用門，到十一世紀又陸續推出了幾千萬門的單片fpga芯片。fpga使用靈活，適用性強，特別適用于復雜邏輯的設計，有利用電子系統小型化，而且其開發周期短、開發投入少、芯片價格不斷降低，促使fpga越來越多地取代了asic的市場。3.2.2 fpga開發流程fpga開發流程可以分為如下幾步：設計輸入，設計輸入主要包括原理圖輸入、狀態圖輸入、波形圖輸入以及某種硬件描述語言，比如說是vhdl、verilog的源程序。它是利用這些輸入去描述一個電路的功能。功能仿真，功能仿真就是利用相關仿真工具對相關電路進行功能級別仿真，也就是說對你的輸入設計的邏輯功能進行相關的模擬測試。在功能上面來了解電路是否能夠達到預期要求。這里的功能仿真純粹是模擬性質的，不會設計的任何具體器件的硬件特性。綜合，綜合就是行為或者功能層次表達的電子系統轉換成低層次門級電路的網表。布局布線，就是將綜合后的網表文件針對某一個具體的目標器件進行邏輯映射。此時應該使用fpga廠商提供的實現與布局布線工具，根據所選芯片的型號，進行芯片內部功能單元的實際連接與映射。時序驗證，就是要使得時序仿真過程中，建立與保持時間要符合相關的制約，以便數據能被正確的傳輸。使仿真既包含門延時，又包含線延時信息。能較好地反映芯片的實際工作情況。生成sof等文件，此文件可以通過調試器把它下載到系統中間去。而fpga設計流程的其他步驟基本上由相關工具去完成，因此只要自己設置好相關參數，不要人為干預太多。而驗證的話就需要用戶花費大量的時間去完成。 第4章 整體設計方案在數字存儲示波器的設計中主要分為兩大部分：硬件設計和軟件設計。本章主要介紹示波器系統整體的設計流程，系統整體性能參數以及最終方案的確定。并對所選的方案做了詳細介紹，根據此方案確定了元器件的選擇。4.1系統整體設計流程圖開始設計一個系統的時候，第一步是撰寫整個系統的方案。對整個系統如何實現應該有個詳細的了解。方案確定之后，就要設計這個系統的具體性能指標。再然后根據這個系統的性能指標選擇相關的元器件。這之后，就可以進行軟硬件設計了。一般硬件和軟件開發可以同時進行。這樣在完成系統的軟件和硬件之后。分別對軟件和硬件進行調試。分別調試完成之后，就進行系統的集成。之后再進行整個系統的測試工作。圖4-1給出了系統的整體設計流程。 圖4-1 系統的整體設計流程4.2整個系統的性能指標考慮到同類國產的示波器的性能指標，以及在具體電路中整個系統的實現難9易程度。故將設計目標定位于帶寬在100m左右的數字存儲示波器。并從成本等方面考慮，整個示波器系統只做了一個通道。采用的芯片也是盡量采用比較容易在市場上買到的和相對便宜的。同時由于時間等原因，本文只完成了整個系統的硬件設計和部分驅動程序的編寫。并且對硬件電路進行了調試。調試的電路結果基本上達到了當初所想要達到的指標。但整個系統集成起來的調試工作還沒有進行。便攜式數字存儲示波器期望達到的具體設計參數如下：帶寬：100mhz(重復帶寬)通道：單通道采樣率：100msps(實時采樣)；垂直分辨率：8位垂直靈敏度：10mv-5v/div水平靈敏度：2.5ns-5s/div輸入阻抗：1m工作模式：自動，單次，常規存儲深度：4kb顯示：lcd(黑白；整個屏幕192x64點陣；對比度可調)4.3系統的實現方案數字存儲示波器的設計方法一般是：信號通過調理電路之后，送到ad轉換器將被測信號數字化，并將數據存入到存儲器中，在信號出現觸發脈沖之后，就可以開始顯示數據。然后處理器從存儲器中讀出數據，直接以數字信號(顯示器為液晶的時候)的形式，送到相應的顯示器中進行顯示波形。方案：采用dsp+fpga+單片機來實現整個系統。本設計就采用這個架構。這個結構既繼承了采用dsp和fpga的優點，同時也克服了因為lcd和鍵盤處理電路的速度慢而導致浪費dsp的時間資源的這個缺點。在本方案中，把lcd和鍵盤處理電路全部交給單片機進行管理。在這里dsp把數據通過多緩沖串口發送給單片機，然后由單片機把從dsp中接收到的數據送到lcd中去顯示。同時單片機也可以讀取鍵盤中的數據，通過串口發送給dsp芯片，進而去控制相關的電路。系統的整體設計框圖如圖4-2所示。 圖4-2 系統的整體設計框圖4.3.1實現方案的介紹從圖4.2中可以看出，整個硬件平臺和其他的數字存儲示波器一樣也是采用模塊化設計的方式，整個系統基本上是由三大部分模塊組成：它們分別為數據采集部分、數據處理部分和數據顯示部分。數據采集部分完全由fpga來進行控制，dsp只負責數據的后期處理，系統其他功能由單片機來實現。fpga要控制前端數據通道，對采集到的數據緩存，而且還要使數據緩存單元和dsp處理器進行通信，這在整個系統中具有重要的地位。同時又由于fpga的可編程性，使得前端采集電路的設計非常靈活，調試起來也非常方便。dsp主要負責把采集的數據進行處理。比如像濾波、傅立葉變換等，同時負責波形重建，波形重建這里主要會采用內插算法來重建波形。而后端的單片機主要負責系統的人機接口和數據顯示。整個系統的工作流程是這樣的：由上圖也可以看出，要測量的波形經過衰減或者放大電路之后分為二路：一路送整形電路整形之后產生矩形波信號，然后利用fpga的測頻電路測量波形的頻率；另外一路送a/d轉換器進行ad轉換。ad的采樣率使它恒定為1oom/s。轉換后的數字信號要先送到fifo存儲器中暫存，fifo的存儲是靠fifo的寫時鐘來實現，而fifo的寫時鐘是由fpga中的分頻電路產生的。這樣示波器就能根據用戶鍵盤中設置的相關參數選用想要的讀寫時鐘。fifo就利用fpga中的ram資源。比如這里選用的fpga里面就有5k的ram資源供用戶選擇。這樣數據采集進來就可以直接存儲在fpga中，這樣做就不需要專門的fifo芯片，同時直接在fpga中定制fifo存儲器，可以提高整個系統的性能，使得整個系統的速度更快。隨著寫時鐘的到來，ffio存滿之后，dsp處理器就從fifo中讀取數據來進行處理，處理之后就由dsp送到單片機中進行顯示。圖中flash模塊的是程序存儲器，即整個系統的軟件都固化在flash中。ram模塊是數據存儲器，整個系統運行的時候，首先dsp利用已經固化在rom中的boot程序把flash中的程序搬到ram中運行。這里鍵盤和lcd模塊是用來進行輸入控制和輸出顯示。在調試的時候同時我們也設計了兩個jatg接口，分別用來對fpga和dsp進行調試。4.4元器件的選擇的選擇也是非常重要的一環，如果選擇的不好，就會嚴重影響進度。在這里你選擇的元件的時候要根據自器件的選擇的總的指導原則是性價比高、市場上容易買到。其實系統元器件己定制的系統性能指標選擇能夠滿足要求的元件。本系統所選擇的元件如表4-3所示。 表4-3 所選元件及功能介紹第5章 整個系統硬件設計整個系統的關鍵電路其實還是在前端通道、模數轉換這兩塊前端電路的設計，這主要是因為對于一個電路來說，如果信號頻率達到100m的話，要考慮的因素就會很多，比如如何去減小電路中數字電路對模擬電路的信號的影響，因為模擬電路它是非常敏感的，一點點干擾就可能會使得被測的信號出現失真，同時對于高頻電路來說，阻抗匹配等因素也是會影響到整個電路的性能。這樣對于前端調理電路來說，就會碰到動態范圍、寬頻的挑戰。圖5-1為硬件平臺的總體框圖，從圖5-1可以看出，整個硬件平臺主要包括有四個部分模塊，分別為：前端數據采集部分硬件電路設計；fpga內部控制邏輯和外圍電路；數據處理部分的硬件設計；平臺調試接口；電源、晶振及復位電路模塊。然后按照被測信號的走向依次對圖中的每個部分中的每一個硬件模塊進行介紹，主要介紹各模塊的功能、工作原理、實現方法，以及具體實現的電路圖。 圖5-1 硬件平臺的總體框圖5.1前端數據采集部分硬件電路設計這部分的電路主要有信號衰減、放大電路、信號整形電路、ad轉換電路以及這些電路與fpga的接口電路。下面分別來進行介紹。5.1.1信號的衰減電路被測信號從前端輸入進來，為了滿足ad轉換的電氣性能首先必須把信號調節到一個合適的范圍之內。通常情況下，如果輸入進來的被測信號的電壓范圍超過ad轉換的電壓范圍時，就要對信號衰減，這種衰減電路我們必須考慮輸入信號的頻率高低。由于在衰減過程中，頻率范圍很寬的時候很容易出現畸變，所以通常做衰減網絡的時候采用的是無源電阻、電容網絡。這種無源阻容網絡由于信號的頻率特性，比如說在低頻的時候就直接表現為電阻分壓比，在高頻的時候就為電抗的分壓得到信號的衰減。其實這種衰減本質上是為一個平衡電橋。比如在我們的示波器探頭中就可能存在一個可調電容，通過調節它使得我們的電橋達到一種最佳狀態。這樣衰減就可以變得和頻率沒有關系。使得信號衰減可以在一個大的頻帶范圍內實現信號衰減。圖5-2是一個典型的信號衰減電路。 圖5-2 信號衰減電路本系統所設計的電壓衰減網絡主要是由電阻和電容所組成。多路選擇開關控制被測信號衰減的倍數，最大可以實現100倍的衰減。信號輸入最大為50v，經過100倍衰減以后將變成0.5v，剛好在ad轉換的電壓范圍之內。衰減的具體控制是由處理器來進行控制。考慮到信號輸入的頻帶寬度。本系統選擇的模擬多路開關為max4547來實現。它工作的信號頻帶寬，可以控制直流到300mhz的信號。其結構如圖5-3所示：圖5-3 max4547內部結構表max4547邏輯狀態在電路中實現的衰減選擇有x01、x001兩種。另外在衰減電路和放大電路中間還有一個模擬開關，用來進行交直流選擇。圖5-4是衰減1/10時的pspice仿真結果，由仿真結果可以看出電容、電阻所組成的衰減網絡可以正常實現信號的衰減。圖5-4 衰減仿真5.1.2 信號放大電路如果輸入到p1端的被測量信號很微弱的話。該信號就需要輸入到放大器中進行放大，以提高系統對被測信號的分辨率并降低噪聲對其的影響。同時還要保證放大后的信號值在(-512mv+512mv)范圍之內。這里對放大器的要求也是很高。首先要求放大器對輸入信號的失真小，增益穩定，輸入電阻大，頻帶也要足夠寬。整個放大電路如圖5.5所示。圖5-5 max4105放大電路5.1.3 信號整形電路設計信號的整形主要是為了示波器在自動測頻的時候，把被測信號變成標準的矩形波。好在fpga中對信號進行頻率測量。在這里把信號經過前端調理電路之后，分成二路，一路直接送到ad里面去進行模數轉換，另外一路直接就送到ad9698比較器中進行信號的整形，這里ad9698是一種過零比較器。由于輸入信號的頻率高達100mhz，所以我們可以選擇集成的高速比較器ad9698，它是高速ttl兼容雙電壓比較器。圖5.6給出了信號整形電路的原理圖。maxcom2信號是經過衰減或者放大的信號它從ad9698的7腳輸入，經過比較之后從l端輸出。其中2腳是可以用來控制比較電平的大小。11腳和6腳為它的電源引腳。如果maxcom2信號大于零，則out端輸出高電平；如果maxcom2信號小于零，則out端輸出低電平。圖5-6 信號整形電路5.1.4 電路的保護及濾波處理由于電路的某些原因可能導致電路在某個時候電壓出現尖峰，這樣對于模擬開關、放大器、ad轉換器等就必須進行保護。因為這些元器件使被測電壓信號輸入不會超過太大。本系統保護電路由二極管鉗位電路來完成。采用鉗位保護電路的方法比較簡單，高效。5.1.6 ad轉換電路設計ad轉換和fifo電路是前端數據采集的核心電路。圖5-7和給出了a/d轉換的電路圖。圖中信號從端輸入，inputclk為ad采樣時鐘，這里它頻率恒為100mhz，這樣做的好處是用戶在選擇不同的時基頻率時不是直接對ad頻率去進行控制，因為ad頻繁地切換時。很容易出現數據的不穩定。而是用戶時基的控制是通過時鐘頻率去控制fifo的讀寫時鐘來間接的實現不同頻率之間的切換。采樣之后的數據全部傳送至fifo中進行暫存。ad9283的采樣精度為8位，最大采樣時鐘為100mhz，它所產生的數據量相當大，所以對fifo的要求也比較高。本設計fifo是做在fpga中，可以滿足性能要求。圖5-7 a/d轉換的電路圖5.2 fpga外圍電路的設計和內部邏輯電路設計整個前端電路的控制都是有fpga來完成。前端電路的工作情況基本上是這樣的：adc是否工作是由fpga來控制的，如果fpga使能ad轉換器，則adc就開始進行數據的采樣。然后根據fifo的讀寫時鐘的情況。就開始進行預采樣。把數據保存在緩沖區fifo中。當fifo中保存的數據達到預觸發字設置的大小之后。就使得讀時鐘和寫始終一致。這樣數據讀入到fifo的同時也從fifo中讀出來。數據不斷的刷新。此時數據在緩沖區的大小始終等于預觸發字所設置的大小。一直觸發信號的到來。使讀時鐘無效。寫時鐘繼續有效。數據此時繼續寫入。直到寫滿為止。這樣完成一輪采樣，adc停止工作并將這一消息反饋給dsp。dsp得知adc停止工作后，dsp從fpga中讀取一定的數據，然后進行相關數據處理，并把數據寫入到存儲器對應的單元中。當基本寫滿存儲器后，波形采樣就完成了。這時dsp再從存儲器中讀出波形數據，送入控制端顯示。5.2.1 fpga外圍電源、晶振電路的設計圖5-8是fpga外圍電路的電源和晶振電路圖，這里用的fpga是eplcl448。由圖可以看出fpga的供電有兩種形式，一種是3.3v供電，一種是1.5v供電。1.5v供電可以直接由3.3v通過dc/ac的直流轉換芯片轉換而來這里用的芯片是lmlll7-1.5v，晶振電路產生50mhz的時鐘直接送到fpga的16腳，為分頻等電路提供原始時鐘。 圖5-8 fpga外圍電路的電源和晶振電路5.2.2 fpga的配置fpga的配置下載方式：主動配置方式(as)和jtag配置方式。as由fpga器件引導配置操作過程，它控制著外部存儲器的初始化過程，本系統所使用到的cyclone系列配置芯片有epcsl，epcs它是專門提供給該系列芯片進行as配置用的。所有的配置數據都是保存在該芯片中，加電后數據通過芯片的data0引腳送入fpga內部。進行fpga的配置，數據被回步在dclk輸入上，1個時鐘周期傳送1位數據。斷電后，因為fpga內部采用的是sram工藝，所以不能本身不能進行數據的保存。這樣數據就會丟失。所以fpga上電后，每次都需要重新配置數據。jtag接口是一個仿真調試的工業標準，又稱邊界掃描。主要用于芯片測試等功能，使用ieee std l 149.1聯合邊界掃描接口引腳，支持jam stapl標準，可以使用altera下載電纜或主控器來完成。這種方式在調試階段用的很多。一般fpga配置信息使用編程器將設計所得的pof或者sof格式的文件燒錄進去。在做cyclone系列的系統的時候，一般情況下都會用as+jtag兩種配置方式，這樣可以用jtag方式調試，經過調試之后，確定程序正確之后，再利用主動配置模式把程序送到epcs芯片里去。本系統中使用到的eplc3t144芯片采用了as和jtag兩種配置方式。as配置方式進行配置時，如下圖所示：串行配置器件上的4個控制引腳ncs、dclk、asdi和darao分別與eplc3t1448c的控制信號ncs、dclk、nasdo和data直接連接。通過下載電纜編程的串行配置器件用as配置方式對eplc3t1448c器件進行配置的連接。jtag配置時，它的四個控制引腳j tck、j tdo、j tms、j tdl分別與eplc3t144c8的tdi、tdo、tck、tms引腳相連接。具體連接見圖5-9所示：圖 5-9 fpga的配置5.2.3 fpga內部邏輯電路的設計與實現整個fpga內部邏輯電路圖的設計如圖