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FPGA設(shè)計(jì)頻率的計(jì)算方法我們的設(shè)計(jì)需要多大容量的芯片?我們的設(shè)計(jì)能跑多快?這是經(jīng)常困擾工程師的兩個(gè)問題。對(duì)于前一個(gè)問題,我們可能還能先以一個(gè)比較大的芯片實(shí)現(xiàn)原型,待原型完成再選用大小合適的芯片實(shí)現(xiàn)。對(duì)于后者,我們需要一個(gè)比較精確的預(yù)估,我們的設(shè)計(jì)能跑50M,100M還是133M?首先讓我們先來看看Fmax是如何計(jì)算出來的。圖(1)是一個(gè)通用的模型用來計(jì)算FPGA的。我們可以看出,F(xiàn)max受Tsu,Tco,Tlogic和Troute四個(gè)參數(shù)影響。(由于使用FPGA全局時(shí)鐘,時(shí)鐘的抖動(dòng)在這里不考慮)。時(shí)鐘周期T=Tco+Tlogic+Troute+Tsu時(shí)鐘頻率Fmax=1/Tmax其中:Tco:D觸發(fā)器的輸出延時(shí)Tlogic:組合邏輯延時(shí)Troute:布線延時(shí)Tsu:D觸發(fā)器的建立時(shí)間
圖(1)時(shí)鐘周期的計(jì)算模型由圖(1)可以看出,在影響Fmax的四個(gè)參數(shù)中,由于針對(duì)某一個(gè)器件Tsu和Tco是固定的,因此我們?cè)谠O(shè)計(jì)中需要考慮的參數(shù)只有兩個(gè)Tlogic和Troute.通過良好的設(shè)計(jì)以及一些如Pipeline的技巧,我們可以把Tlogic和Troute控制在一定的范圍內(nèi)。達(dá)到我們所要求的Fmax.經(jīng)驗(yàn)表明一個(gè)良好的設(shè)計(jì),通常可以將組合邏輯的層次控制在4層以內(nèi),即(LutLevels《=4)。而LutLevels(組合邏輯的層次)將直接影響Tlogic和Troute的大小。組合邏輯的層次多,則Tlogic和Troute的延時(shí)就大,反之,組合邏輯的層次少,則Tlogic和Troute的延時(shí)就小。讓我們回過頭來看看Xilinx和Altera的FPGA是如何構(gòu)成的。是由LogicCell(Xilinx)或LogicElement(Altera)這一種基本結(jié)構(gòu)和連接各個(gè)LogicCell或LogicElement的連線資源構(gòu)成。無論是LogicCell還是LogicElement,排除其各自的特點(diǎn),取其共性為一個(gè)4輸入的查找表和一個(gè)D觸發(fā)器。如圖(2)所示。而任何復(fù)雜的邏輯都是由此基本單元復(fù)合而成。圖(3)。上一個(gè)D觸發(fā)器的輸出到下一個(gè)D觸發(fā)器的輸入所經(jīng)過的LUT的個(gè)數(shù)就是組合邏輯的層次(LutLevels)。因此,電路中用于實(shí)現(xiàn)組合邏輯的延時(shí)就是所有Tlut的總和。在這里取LutLevels=4。故Tlogic=4*Tlut。
圖(2)FPGA基本邏輯單元
圖(3)復(fù)雜組合邏輯的實(shí)現(xiàn)解決的Tlogic以后,我們來看看Troute如何來計(jì)算。由于Xilinx和Altera在走線資源的設(shè)計(jì)上并不一樣,并且Xilinx沒有給出布線延時(shí)的模型,因此更難于分析,不過好在業(yè)內(nèi)對(duì)布線延時(shí)與邏輯延時(shí)的統(tǒng)計(jì)分析表明,邏輯延時(shí)與布線延時(shí)的比值約為1:1到1:2.由于我們所選用的芯片大量的已經(jīng)進(jìn)入0.18um和0.13um深亞微米的工藝,因此我們?nèi)∵壿嬔訒r(shí)與布線延時(shí)的比值為1:2.Troute=2*TlogicTmax=Tco+Tlogic+Troute+Tsu=Tco+Tsu+3*Tlogic=Tco+Tsu+12*Tlut下表是我們常用的一些Xilinx和Altera器件的性能估算。我們選取的是各個(gè)系列中的最低的速度等級(jí)。由于Altera的APEX,APEXII系列器件的不同規(guī)模的參數(shù)不同,我們選取EP20K400E和EP2A15作代表。
Tsu(ns)Tco(ns)Tlut(ns)FmaxSpartentII-96MVirtexE-60.631.00.47137MVirtexII-40.370.570.44160MVirtexIIPro-50.290.400.37193MAPEXE-3#0.230.321.0179MAPEXII-9##0.330.230.7
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