連續(xù)輸入數(shù)據處理題目設計思想FSM狀態(tài)圖程序及測試代碼仿真結果綜合分析設計感悟對題目的幾點說明1，當Start信號變?yōu)榈偷臅r候，表示輸入數(shù)據無效，系統(tǒng)回到初始狀態(tài)。

2，當Rst信號變?yōu)榈偷臅r候，系統(tǒng)復位。

3，數(shù)據輸入的過程中，系統(tǒng)可以在任意時刻復位。4，輸入數(shù)據人為地不超過20個。

基本設計思想概述時序題目，有結果的輸出延時問題。根據具體的性能要求來決定是在數(shù)據輸入結束后立刻流出結果，還是允許延時若干時鐘周期后再流出結果，在我們小組的設計中，采取盡快流出結果的設計方式。數(shù)據一邊輸入一邊處理，充分利用乘法器和加法器，通過狀態(tài)圖控制結果輸出選擇。將邏輯表達式改寫Y4=x1*(x2+x3+x4)+x2*(x3+x4)+x3*x4Y3=x1*(x2+x3)+x2*x3考慮使用兩個數(shù)據通路同時對輸入數(shù)據進行處理，最后由數(shù)據選擇器選擇輸出結果如下圖各站的描述FSM圖示描述程序描述部分FSM控制部分數(shù)據通路部分結果輸出部分

9個狀態(tài)采用4位格雷碼定義以下是FSM控制流程always@(present_stateorSerial_in)begincase(present_state)State0://initialprocessbeginSel=3'b000;if(!Serial_in)Next_state=State0;elseNext_state=State1;//statejumpendState1:beginif(!Serial_in)Next_state=StateY;elseNext_state=State2;endState2:beginif(!Serial_in)Next_state=StateY;elseNext_state=State3;end

State3:beginif(!Serial_in)Next_state=StateY3;elseNext_state=State4;endState4:beginif(!Serial_in)Next_state=StateY4;elseNext_state=State5;endState5:beginif(!Serial_in)Next_state=StateY;elseNext_state=State5;end

StateY://outputprocessbeginSel=3'b100;

Next_state=State0;endStateY3:beginSel=3'b010;Next_state=State0;endStateY4:beginSel=3'b001;Next_state=State0;enddefault:Next_state=State0;endcaseend數(shù)據通路代碼always@(posedgeclk)beginif(!Rst)beginZ0<=8'b0; Z4<=14'b0; Z5<=19'b0;Z6<=11'b0;present_state<=State0;//statejumpendelsebeginif(!Start)beginZ0<=8'b0; Z4<=14'b0;Z5<=19'b0;Z6<=11'b0;present_state<=State0;end//Start=0thenjumptostateelseZ0<=Serial_in;Z4<=Z3;Z5<=Z2;Z6<=Z1;//innerregisterrelationpresent_state<=Next_state;endend內部寄存器之間關系代碼always@(Z0orZ4orZ5orZ6orRstorStart)//dataprocessbeginif((!Rst)||(!Start))

beginZ1<=10'b0;Z2<=18'b0;Z3<=13'b0;endelse

Z1<=Z0+Z6;Z2<=Z0*Z6+Z5;Z3<=Z0[7:4]*Z0[3:0]+Z4;end結果輸出代碼always@(SelorZ0orZ4orZ5orZ6)//outputselectioncase(Sel)3'b000:beginY<=14'bz;Y3<=19'bz;Y4<=18'bz;Done<=1'b0;end3'b100:beginY<=Z4;Y3<=19'bz;Y4<=18'bz;Done<=1'b1;end3'b010:beginY<=14'bz;Y3<=Z5;Y4<=18'bz;Done<=1'b1;end3'b001:beginY<=14'bz;Y3<=19'bz;Y4<=Z5[17:0];Done<=1'b1;enddefault:beginY<=14'bz;Y3<=19'bz;Y4<=18'bz;Done<=1'b0;endendcaseTestbanch部分測試碼initial//initialprocessbeginclk=1;Rst=0;Start=0;Serial_in=8'b0;#(0.1*Delay)Start=1;Rst=1;#DelaySerial_in=8'b0100_0010;#DelaySerial_in=8'b0001_0010;#DelaySerial_in=8'b1000_0010;#(0.2*Delay)Rst=0;#DelayRst=1;#(0.1*Delay)Serial_in=8'b0010_0010;#DelaySerial_in=8'b0001_0100;#DelaySerial_in=8'b0000_0000;#DelayRst=0;#DelayRst=1;#(2*Delay)Serial_in=8'b0000_0101;#DelaySerial_in=8'b0001_0011;#DelaySerial_in=8'b0001_0010#DelaySerial_in=8'b0000_0000;#(10*Delay)$finish;end邏輯仿真波形比較ModelSim5.8c進行功能仿真根據前面的測試碼的輸入驗證邏輯功能Serial_in=8‘b0010_0010;Serial_in=8'b0001_0100;Serial_in=8‘b0000_0000；按邏輯結果應為2*2+1*4=8

二進制結果應為：1000Serial_in=8'b0000_0101;Serial_in=8'b0000_0011;Serial_in=8‘b0001_0010；

Serial_in=8‘b0000_0000；按邏輯結果應為=5*3+5*18+3*18=159；二進制結果應為：10011111Serial_in=8'b0000_0010;Serial_in=8'b0000_0011;Serial_in=8'b0001_0000;Serial_in=8'b0000_1011;Serial_in=8'b0000_0000;邏輯結果應為：2*3+2*16+2*11+3*16+3*11+16*11=317二進制應為：100111101Serial_in=8'b0001_0010;Serial_in=8'b0010_0011;Serial_in=8'b0010_0100;Serial_in=8'b0100_0111;Serial_in=8'b0110_0101;Serial_in=8'b0000_0000;邏輯結果應為：1*2+2*3+2*4+4*7+6*5=74二進制結果應為：1001010綜合得到RTL級電路圖Software：Synplifypro5.2Technology：AlteraMAX9000Port：EPM9320Frequency