6.1概述6.1.1存儲系統的層次結構6.1.2存儲器的分類6.1.3存儲器的基本組成6.1.4存儲器的技術指標6.2半導體讀寫存儲器6.2.1靜態RAM6.2.2動態RAM6.2.3存儲器的工作時序

6.3半導體只讀存儲器6.3.1掩膜式只讀存儲器ROM6.3.2可編程的只讀存儲器6.3.3可編程可擦除只讀存儲器6.4存儲器與CPU的連接6.4.1存儲器與CPU連接時問題6.4.2常用譯碼電路6.4.3存儲器連接舉例存儲器第6

章6.1.1存儲系統的層次結構概述1．主存儲器—外存儲器2．主存儲器—高速緩沖存儲器3．虛擬存儲技術CPU高速緩沖存儲器主存儲器外存儲器圖6-1存儲器系統的層次結構圖6．1存儲器的分類按存取方式分類按存儲器載體分類隨機存儲器（RAM）只讀存儲器（ROM）順序存儲器（SAM）磁介質存儲器半導體存儲器光存儲器存儲器6.1.2RAM包括：SRAM,DRAM,SSRAM,SDRAM,DDRSDRAM,DDR2SDRAM,DDR3SDRAM(數據傳輸率1600MHz)等ROM包括：PROM,EPROM,EEPROM,FlashMemory參見文稿存儲器的基本組成X地址譯碼器存儲單元矩陣

NXM

（4096×1）Y地址譯碼器26A11A626A0A5n個輸入緩沖器數據輸入DIN寫入讀出輸入緩沖器數據輸出DOUTR/W讀寫輸入CS片選擇圖6-2典型存儲器的組成框圖6.1.3存儲器的技術指標衡量存儲器的技術指標存儲器容量存取周期可靠性經濟性取數時間6.1.46.2半導體讀寫存儲器靜態RAM的六管基本存儲單元集成度低，但速度快，價格高，常用做Cache。T1和T2組成一個雙穩態觸發器，用于保存數據。T3和T4為負載管。如A點為數據D，則B點為數據/D。T1T2ABT3T4+5VT5T6行選擇線有效（高電平）時，A、B處的數據信息通過門控管T5和T6送至C、D點。行選擇線CD列選擇線T7T8I/OI/O列選擇線有效（高電平）時，C、D處的數據信息通過門控管T7和T8送至芯片的數據引腳I/O。靜態存儲器SRAM

常用的有：6116（2K×8）、6264（8K×8）、62256（32K×8）6264SRAM引腳圖6264SRAM的讀寫控制

動態RAM的單管基本存儲單元集成度高，但速度較慢，價格低，一般用作主存。行選擇線T1B存儲電容CA列選擇線T2I/O電容上存有電荷時，表示存儲數據A為邏輯1；行選擇線有效時，數據通過T1送至B處；列選擇線有效時，數據通過T2送至芯片的數據引腳I/O；為防止存儲電容C放電導致數據丟失，必須定時進行刷新；動態刷新時行選擇線有效，而列選擇線無效。（刷新是逐行進行的。）刷新放大器VF5I/OABVF1VF2VF6圖6-6四管動態RAM基本存儲電路C1C2VF7EDVF8ED選擇線Es動態RAM的工作原理(預充電技術）預充電控制（讀出前ED加電給C5,C6充電，讀出同時、C5，C6給c2或c1充電，實現重寫）

預充電控制I/OC5C6······狀態1時，讀出時充電由于動態RAM的電容很小，可能不足以驅動位線時可以采用預充電技術提高驅動能力。21141K×4

=4096=64×64=64×16×4×8每片64×64，二維譯碼，每行、列26發生器刷新周期，刷新信號低電平，CS有效，CE0-CE3高電平，與非門輸出低電平，因此CE無效，數據不會輸出。刷新計數器周期＝2ms/64。片內64行，在2ms內循環。存儲器的工作時序1．存儲器的讀周期存儲器的讀周期，就是從存儲器讀出數據所需時間2．存儲器的寫周期是地址建立、寫脈沖寬度和寫操作恢復時間三者的總和。3．8086CPU對存儲器的讀/寫時序讀周期時序寫周期時序（下一節有敘述）掩膜式ROM有雙極型和MOS型兩種類型6．3．1掩膜式只讀存儲器ROM半導體只讀存儲器速度快容量小容量大速度較慢6．3．2可編程的只讀存儲器PROM●

ROM在制作時不寫入信息，用戶使用時可寫入自己的程序。但這種寫入是一次性的，一旦寫入內容后就不能更改，所以稱一次性可編程序只讀存儲器，又稱為現場可編程序只讀存儲器。6．3

掩膜ROM芯片所存儲的信息由芯片制造廠家完成，用戶不能修改。掩膜ROM以有/無跨接管子來區分0/1信息：有為0，無（被光刻而去掉）為1。

掩膜ROM和PROM一、掩膜ROM（ReadOnlyMemory）位線字線

D3D2D1D0單元01010單元11101單元20101單元30110典型的PROM基本存儲電路如下圖所示。芯片出廠時，開關管T1與位線（數據線）之間以熔絲相連。用戶可對其進行一次性編程（熔斷或保留熔絲以區分“1/0”）：

當加入寫脈沖，某些存儲單元熔絲熔斷，信息永久寫入，不可再次改寫。PROM基本存儲電路二、PROM（ProgrammableROM）PROM的寫入要由專用的電路（大電流、高電壓）和程序完成。可編程、可擦除的只讀存儲器——EPROM6．3．3一、EPROM（紫外線可擦除）

1.基本存儲電路（1）由浮柵雪崩注入的FAMOS器件構成。（2）當浮柵有足夠的電荷積累時，記錄的信息為0，沒有一定的電荷積累時，信息為1。（3）用戶可以多次編程。編程加寫脈沖后，某些存儲單元的PN結表面形成浮動柵，阻擋通路，實現信息寫入。（4）用紫外線照射可驅散浮動柵（浮柵上的電荷形成光電流泄漏），原有信息全部擦除（擦除后內容全為“1”），便可再次改寫。GSD

FAMOS

FAMOS一般采用p-MOSFET結構,只是增加一個多晶硅浮柵；該浮柵被優質SiO2包圍之，以很好保存電荷。器件工作的常態為截止狀態(無溝道)，當源-漏電壓Vds足夠大(如-30V)時,漏結將發生雪崩倍增效應而產生出大量的電子-空穴對；其中空穴進入襯底,而部分高能電子可越過勢壘注入浮柵；當浮柵所帶的負電荷足夠多時,即使得半導體表面反型而形成溝道,從而使MOS器件導通。這就是說,器件開始時是截止的,發生雪崩注入后才導通（據此即可檢測浮柵中存儲的信號）。存儲在浮柵中的電子可用紫外光照射來釋放(因浮柵中的電子在吸收光子后可越過勢壘進入SiO2層,然后再進入襯底而釋放掉)，因此FAMOS是一種可存儲、可擦除信號的器件。如果在浮柵之上再增加一個柵極，即可簡單地實現電擦除。

N溝道疊柵MOS管（SIMOS），其結構及符號如圖（a)所示。除控制柵外，還有一個無外引線的柵極，稱為浮柵。當浮柵上無電荷時，給控制柵（接在行選擇線上）加上控制電壓，MOS管導通；而當浮柵上帶有負電荷時，則襯底表面感應的是正電荷，使得MOS管的開啟電壓變高，如圖(b)所示，如果給控制柵加上同樣的控制電壓，MOS管仍處于截止狀態。由此可見，SIMOS管可以利用浮柵是否積累有負電荷來存儲二值數據。

（a）疊柵MOS管的結構及符號圖

疊柵MOS管在寫入數據前，浮柵是不帶電的，要使浮柵帶負電荷，必須在SIMOS管的漏、柵極加上足夠高的電壓（如25V），使漏極及襯底之間的PN結反向擊穿，產生大量的高能電子。這些電子穿過很薄的氧化絕緣層堆積在浮柵上，從而使浮柵帶有負電荷。當移去外加電壓后,浮柵上的電子沒有放電回路，能夠長期保存。當用紫外線或X射線照射時，浮柵上的電子形成光電流而泄放，從而恢復寫入前的狀態。照射一般需要15至20分鐘。為了便于照射擦除，芯片的封裝外殼裝有透明的石英蓋板。EPROM的擦除為一次全部擦除，數據寫入需要通用或專用的編程器。（b）疊柵MOS管浮柵上積累電子與開啟電壓的關系圖通常可互換。引腳OE，CE都為0時，D0～D7端可讀到數據。Vpp=12.5V或更高時，可寫入，有專用寫入器。2.典型芯片（27系列）

27162K×8bit27324K×8bit2751264K×8bit

如：27256為32K×8EPROM

Intel2716是16K位，組成2K×8的EPROM存儲器芯片，雙列直插式封裝，24個引腳，其最基本的存儲單元，就是采用如上所述的帶有浮動柵的MOS管。

12716

216315A7414513612711

81092019181724232221A67

A5A4

A3A2

A1A0

D2

D1D0GNDVCCA8A9A10VPPOECS

D7

D6D5D4D3＝1時，芯片處于維持狀態。二是在對芯片進行編程時，為編程控制端。：具有兩種功能。一是在正常工作時，為片選信號，低電平有效。＝0時，芯片被選中，處于工作狀態；二、EEPROM

特點：

1.在線改寫，簡單，在單一5V電源下即可完成。

2.擦除與寫入同步，約10ms。有些E2PROM設有寫入結束標志以供查詢或申請中斷。

3.一般為并行總線傳輸，如：2864，引腳與2764完全兼容，最大存取時間200ns，編程與工作電壓均為5V。

4.具備RAM、ROM的優點,但寫入時間較長。（電可改寫的、可重編程的只讀存儲器）

EEPROM也是采用浮柵技術生產的可編程存儲器，構成存儲單元的MOS管的結構如圖(c）所示。它與疊柵MOS管的不同之處在于浮柵延長區與漏區之間的交疊處有一個厚度約為80埃的薄絕緣層，當漏極接地，控制柵加上足夠高的電壓時，交疊區將產生一個很強的電場，在強電場的作用下，電子通過絕緣層到達浮柵，使浮柵帶負電荷。這一現象稱為“隧道效應”，因此，該MOS管也稱為隧道MOS管。相反，當控制柵接地漏極加一正電壓，則產生與上述相反的過程，即浮柵放電。與SIMOS管相比，隧道MOS管也是利用浮柵是否積累有負電荷來存儲二值數據的，不同的是隧道MOS管是利用電擦除的，并且擦除的速度要快得多。

圖c隧道MOS管剖面結構示意圖

EEPROM電擦除的過程就是改寫過程，它是以字為單位進行的。EEPROM具有ROM的非易失性，又具備類似RAM的功能，可以隨時改寫（可重復擦寫1萬次以上）。目前，大多數EEPROM芯片內部都備有升壓電路。因此，只需提供單電源供電，便可進行讀、擦除/寫操作，為數字系統的設計和在線調試提供了極大的方便。

Flash閃存快速擦寫,但只能按塊編程。快閃存儲器存儲單元的MOS管結構與SIMOS管類似，如圖（d)所示。但有兩點不同，一是快閃存儲器存儲單元MOS管的源極N+區大于漏極N+區，而SIMOS管的源極N+區和漏極N＋區是對稱的；二是浮柵到P型襯底間的氧化絕緣層比SIMOS管的更薄。這樣，可以通過在源極上加一正電壓，使浮柵放電，從而擦除寫入的數據。由于快閃存儲器中存儲單元MOS管的源極是連接在一起的，所以不能象E2PROM那樣按字擦除，而是類似EPROM那樣整片擦除或分塊擦除。整片擦除只需要幾秒鐘，不像EPROM那樣需要照射15到20分鐘。快閃存儲器中數據的擦除和寫入是分開進行的，數據寫入方式與EPROM相同，需輸入一個較高的電壓。圖d快閃存儲器存儲單元MOS管剖面結構示意圖

AT24Cxx8位,串行接口EEPROM存儲器。AT24CXXAT24C01/02/04/08/16是低工作電壓的1K/2K/4K/8K/16K位串行電可擦除只讀存儲器，內部組織為128/256/512/1024/2048個字節，每個字節8位，該芯片被廣泛應用于低電壓及低功耗的工商業領域。引腳說明：串行時鐘信號引腳(SCL)：在SCL輸入時鐘信號的上升沿將數據送入EEPROM器件,并在時鐘的下降沿將數據讀出。串行數據輸入/輸出引腳(SDA)：SDA引腳可實現雙向串行數據傳輸。該引腳為開漏輸出，可與其它多個開漏輸出器件或開集電極器件線或連接。器件/頁地址腳(A2,A1,A0)：A2、A1和A0引腳為AT24C01與AT24C02的硬件連接的器件地址輸入引腳。AT24C01在一個總線上最多可尋址八個1K器件，AT24C02在一個總線上最多可尋址八個2K器件，A2、A1和A0內部必須連接。AT24C04僅使用A2、A1作為硬件連接的器件地址輸入引腳，在一個總線上最多可尋址四個4K器件。A0引腳內部未連接。AT24C08僅使用A2作為硬件連接的器件地址輸入引腳，在一個總線上最多可尋址兩個8K器件。A0和A1引腳內部未連接。AT24C16未使用作為硬件連接的器件地址輸入引腳，在一個總線上最多可連接一個16K器件。A0、A1和A2引腳內部未連接。I2C總線協議定義如下；（1）只有在總線空閑時才允許啟動數據傳送；（2）在數據傳送過程中當時鐘線為高電平時數據線必須保持穩定狀態不允許有跳變，時鐘線為高電平時數據線的任何電平變化將被看作總線的起始或停止信號；起始信號：時鐘線保持高電平期間數據線電平從高到低的跳變作為I2C總線的起始信號；停止信號：時鐘線保持高電平期間數據線電平從低到高的跳變作為I2C總線的停止信號。6．4．11．CPU總線的負載能力●一般情況下，CPU總線的直流負載能力可帶動一個標準的TTL門。2．CPU的時序與存儲器的存取速度之間的配合●

CPU在取指令和進行讀出操作時，都是在相應的時序控制下進行的，如讀周期和寫周期，已根據時鐘頻率和機器運算速度確定好范圍。那么，在選用存儲器時，它的最大存取時間要小于CPU安排的讀寫周期。否則，要使CPU插入等待周期，才能保證讀寫數據的可靠傳送。6．4存儲器與CPU的連接存儲器與CPU連接時要考慮的問題讀取時間讀周期數據出現在外部數據總線CS出現時間在TA-Tco之間存儲器數據輸出功能關閉WE上升沿完成數據寫入，數據有效必須提前Tdw有效3．●

CPU的信號電平多為TTL標準電平。當選用的存儲器電平不相匹配時，它不能與CPU直接相連，必須經緩沖器進行電平轉換。4．存儲器的地址要合理分配●通常在微型機的主存中有RAM和ROM（EPROM）兩部分。5．控制信號的連接●

CPU到存儲器的控制信號，一般包括讀寫控制信號、片選信號、復位信號、刷新信號（對動態RAM）等，在常規情況下存儲器可直接連接這些控制信號。存儲器的電平信號與CPU的電平匹配8086/8088與存儲器的連接以及存儲器容量擴充6．4．2●由于在存儲器與CPU連接時，不僅僅要考慮地址、數據和控制總線的連接，還要考慮實現這三種信息傳送的有關電路，如地址譯碼器與鎖存器、數據緩沖、控制信號的傳遞與加工等因素，而這些因素中最重要的便是地址譯碼器。它也是實現存儲容量擴充的必備器件。有專用譯碼電路和通用譯碼電路（主要是138）

若用6264（8K×8bit）組成16K內存（16K×8bit）

若用2114（1K×4bit）組成1K內存（1K×8bit）位擴展D0D1D2D3D4D5D6D7D0D1D2D3D0D1D2D321142114A0A9A0A9......CSWR保證兩片同時選中一次讀寫一個字節(用兩片2114組成一個基本內存單元,字節)D0~D762648K62648K譯碼電路A0A12A0A12......01存儲器擴展技術字擴展D0~D7CS0CS1

當存儲器工作時，系統根據高位地址的譯碼同時選中兩個芯片，而地址碼的低位A0-A11也同時到達每一個芯片，從而選中它們的同一個單元。在讀/寫信號的作用下，兩個芯片的數據同時讀出，產生一個字節的輸出，或者同時將來自數據總線上的字節寫入存儲器。

+5V74LS138G2AG2BG1D0~D7A0~A10Y0CPUA11~A13MO0~O72716(2)OECEO0~O72716(1)OE

CEO0~O72716(8)OECERDY1Y7……實現當存儲器工作時，根據高位地址的不同，系統通過譯碼器分別選中不同的芯片，低位地址碼則同時到達每一個芯片，選中它們的相應單元。在讀信號的作用下，選中芯片的數據被讀出，送上系統數據總線，產生一個字節的輸出。

8086/8088與存儲器連接1．全譯碼法——片內尋址未用的全部高位地址線(CPU的地址線）都參加譯碼，譯碼輸出作為片選信號，使得每個存貯器單元地址唯一。

譯碼電路比較復雜。一般用3-8譯碼器或可編程器件等實現。部分譯碼法——除片內尋址外的高位地址的一部分來譯碼產生片選信號（簡單）線選法——用除片內尋址外的高位地址線中的任一根做為片選信號，直接接各存儲器的片選端來區別各芯片的地址。

設CPU引腳已經外圍芯片（鎖存器、驅動器），可以連接存貯器或I/O接口電路。以8088系統總線與SRAM連接為例，AB、CB、DB如何連？例：用4片6264構成32K×8的存貯區。片內地址連接A0~A12，高位地址線A19~A13譯碼后產生6264的片選信號。一般有三種譯碼方式：一、譯碼方式例1：用4片6264構成32K×8的存貯區。

1.全譯碼法

——高位地址線A19~A13全部參加譯碼，產生6264的片選信號。注：MEMW=IO/M+WRMEMR=IO/M+RD

整個32K×8存儲器的地址范圍：

00000H—07FFFH僅占用80881M容量的32K地址范圍。用戶擴展存儲器地址空間的范圍決定了存儲芯片的片選信號的實現方式。地址總線余下的高位地址線經譯碼后，做各存儲芯片的片選。通常IO/M信號也參與片選譯碼.全譯碼的優點地址唯一實現地址連續便于擴充次高位地址線A15~A13譯碼后產生片選信號區分4個存儲芯片；最高位地址線A19~A16及IO/M用作片選信號有效的使能控制。２．部分譯碼法

——除片內尋址外的高位地址的一部分來譯碼產生片選信號（簡單）。缺點：地址重疊，每個地址有

2（20~15）=25個重疊地址。令未用到的高位地址全為0，則稱為基本存貯器地址。3．線選法

——用除片內尋址外的高位地址線中的任一根做為片選信號，直接接各存儲器的片選端來區別各芯片的地址。特點：①線選法也有地址重疊區。②地址不連續，但簡單。這些地址不參加譯碼，計算地址時默認為0芯片A19~A17A16~A13A12……A0地址范圍0＃000011100…0至11…10E000H~0FFFFH1＃000101100…0至11…116000H~17FFFH2＃000110100…0至11…11A000H~1BFFFH3＃000111000…0至11…11C000H~1DFFFH

用線選法產生4片6264（0#～3#）片選信號：

A16～A13用作片選，

A19～A17未用，其它信號（數據線，讀寫信號）的連接同前。這時，32K存儲器的基本地址范圍為：注意：

軟件上必須保證這些片選線每次尋址時只能有一位有效，決不允許多于一位同時有效。

實際應用中，存儲器芯片的片選信號可根據需要選擇上述某種方法或幾種方法并用。

ROM與CPU的連接同RAM。第5章完！用戶擴展存儲器地址空間的范圍決定了存儲芯片的片選信號的實現方式。地址總線余下的高位地址線經譯碼后，做各存儲芯片的片選。通常IO/M信號也參與片選譯碼。低位地址線A12~A0直接接在存儲芯片上，尋址片內8K單元；次高位地址線A15~A13譯碼后產生片選信號區分4個存儲芯片；最高位地址線A19~A16及IO/M用作片選信號有效的使能控制。例2：某微機系統地址總線為16位，實際存儲器容量為16KB，ROM區和RAM區各占8KB。其中,ROM采用2KB的EPROM,RAM采用1KB的RAM,試設計譯碼電路.設計的一般步驟:①該系統的尋址空間最大為64KB，假定實際存儲器占用最低16KB的存儲空間，即地址為0000H~3FFFH。其中0000H~1FFFH為EPROM區，2000H~3FFFH為RAM區。2KB2KB2KB2KB1KB1KB1KB1KB1KB1KB1KB1KB0000H2000H3FFFH4000HROM區RAM區地址分配圖②根據所采用的存儲芯片容量，可畫出地址分配圖；確定地址分配表③確定譯碼方法并畫出相應的地址位圖。EPROM（需要4片）:容量2K，需要11根地址線；RAM（需要8片）:容量1K，只需10根地址線。對于這類譯碼問題的解決方法：用各自的譯碼電路分別產生各自的片選信號；分兩次譯碼，即先按容量大的進行一次譯碼，將一部分輸出作為大容量芯片的片選信號，另外一部分輸出則與其他相關地址一起進行二次譯碼，產生小容量芯片的片選信號。Y0(1)A1174LS138ABCG2AG2BG1A12A13A14A15+5V譯碼器≥1≥1≥1≥1≥1≥1≥1≥1Y4Y1Y2Y3Y5Y6Y71A10(2)(3)(4)(5)(6)(7)(8)(9)(10)(11)(12)4片EPROM8片RAM

片選控制譯碼電路圖④根據地址位圖，可考慮用3-8譯碼器完成一次譯碼，用適當邏輯門完成二次譯碼●該存儲系統的容量為64K×8位的RAM，其RAM芯片的行地址和列地址形成電路