1、第3章 ASIC設計開發流程3.1 ASIC設計流程引見3.2 ASIC開發流程步驟詳細描畫 集成電路從設計到制造全過程，涉及到很多方面的知識和內容，就本章而已，不能夠完成全部內容的學習講解。我們這是從認識的角度去學習集成電路的設計和制造流程，當然，最主要的是學習集成電路的設計流程。 在開場本章課程學習前，我們先來看看集成電路設計與制造全過程中的幾個主要流程框架。 集成電路設計與制造的主要流程框架設計芯片檢測單晶、外延資料掩膜版芯片制造過程封裝測試系統需求下面我們來引見ASIC設計的根本流程。設計過程可分五個階段：第一階段：工程謀劃第二階段：總體設計第三階段：詳細設計和可測性設計第四階段：時序

2、驗證與幅員設計第五階段：加工與完備3.1 ASIC設計流程引見第一階段：工程謀劃義務：構成工程義務書 (工程進度，周期管理等)。流程：市場需求-調研-可行性研討-論證-決策-義務書。第二階段：總體設計義務：確定設計對象和目的，進一步明確芯片功能、內外部性能要求，參數目的，論證各種可行方案，選擇最正確方式，加工廠家，工藝水準。流程：需求分析-系統方案-系統設計-系統仿真。輸出：系統規范化闡明(System Specification)：包括系統功能,性能,物理尺寸,設計方式,制造工藝,設計周期,設計費用等等.第三階段： 詳細設計和可測性設計義務：分功能確定各個模塊算法的實現構造，確定設計所需的資

3、源按芯片的要求，速度，功耗，帶寬，增益，噪聲，負載才干，任務溫度等和時間，本錢，效益要求選擇加工廠家，實現方式，全定制，半定制，ASIC，FPGA等；可測性設計與時序分析可在詳細設計中一次綜合獲得，可測性設計常根據需求采用FullScan，PartScan等方式，可測性設計包括帶掃描鏈的邏輯單元，ATPG，以及邊境掃描電路BoundScan，測試Memory的BIST。 流程：邏輯設計-子功能分解-詳細時序框圖-分塊邏輯仿真-電路設計(算法的行為級，RTL級描畫)-功能仿真-綜合(加時序約束和設計庫)-電路網表-網表仿真。 輸出： 功能設計(Function Design)：將系統功能的實現方

4、案設計出來.通常是給出系統的時序圖及各子模塊之間的數據流圖。邏輯設計(Logic Design)：這一步是將系統功能構造化.通常以文本(Verilog HDL 或VHDL),原理圖,邏輯圖表示設計結果,有時也采用布爾表達式來表示設計結果。電路設計(Circuit Design)：電路設計是將邏輯設計表達式轉換成電路實現。 第四階段：時序驗證與幅員設計 義務：靜態時序分析從整個電路中提取出一切時序途徑，然后經過計算信號沿在途徑上的延遲傳播，找出違背時序約束的錯誤(主要是SetupTime 和 HoldTime),與鼓勵無關。在深亞微米工藝中，由于電路連線延遲大于單元延遲，通常預規劃布線反復較多，

5、要多次調整規劃方案，對規劃布線有指點意義。 流程：預規劃布線(SDF文件)-網表仿真(帶延時文件)-靜態時序分析-規劃布線-參數提取-SDF文件-后仿真-靜態時序分析-測試向量生成。 輸出： 物理設計(Physical Design or Layout Design)：物理設計或稱幅員設計是VLSI設計中最費時的一步.它要將電路設計中的每一個元器件包括晶體管,電阻,電容,電感等以及它們之間的連線轉換成集成電路制造所需求的幅員信息. 設計驗證(Design Verification)：在幅員設計完成以后,非常重要的一步任務是幅員驗證.主要包括:設計規那么檢查(DRC),幅員的電路提取(NE),電

6、學規檢查(ERC)和寄生參數提取(PE)。第五階段：加工與完備義務：聯絡消費加工，預備芯片的樣片測試和運用預備。流程：工藝設計與消費-芯片測試-芯片運用。輸出：用戶運用闡明書。 上面我們描畫了集成電路設計的五個階段，每一階段有不同的義務，有詳細的任務流程，也產生對應的輸出結果。 實踐任務中，主要的設計詳細義務內容可以用下面的流程圖來闡明。集成電路的設計過程： 設計創意 + 仿真驗證功能要求行為設計VHDLSing off集成電路芯片設計過程框架是行為仿真綜合、優化網表時序仿真規劃布線幅員后仿真否是否否是設計業典型ASIC設計具有以下相當復雜的流程，實踐中包含如下多項根本內容：構造及電氣規定。R

7、TL級代碼設計和仿真測試平臺文件預備。為具有存儲單元的模塊插入BIST(Design For test 設計)。為了驗證設計功能,進展完全設計的動態仿真。設計環境設置。包括運用的設計庫和其他一些環境變量。運用 Design Compiler工具,約束和綜合設計,并且參與掃描鏈或者JTAG。運用 Design Compiler自帶靜態時序分析器,進展模塊級靜態時序分析。運用 Formality工具,進展 RTL級和綜合后門級網表的 Formal Verification。幅員規劃布線之前,運用PrimeTime工具進展整個設計的靜態時序分析。將時序約束前標注到幅員生成工具。時序驅動的單元規劃,時

8、鐘樹插入和全局布線。將時鐘樹插入到DC的原始設計中。運用Formality,對綜合后網表和插入時鐘樹網表進展 Formal Verification。 從全局布線后的幅員中提取出估算的時間延時信息。將估算的時間延時信息反標注到Design Compiler或者 Primetime。在Primetime中進展靜態時序分析。在Design Compiler中進展設計優化。設計的詳細布線。從詳細布線設計中提取出實踐時間延時信息。將提取出的實踐時間延時信息反標注到Design Compiler或者Primetime中。運用Primetime進展幅員后的靜態時序分析。在 Design Compiler中

9、進展設計優化如需求)。進展幅員后帶時間信息的門級仿真。LVS和DRC驗證,然后流片。設計流程過程中， 運用言語：VHDL/verilog HDL 各階段典型軟件引見： 輸入工具： Summit Summit 公司 仿真工具： VCS, VSS Synopsys 公司 綜合器：DesignCompile, BC Compile Synopsys 公司 規劃布線工具: Dracula, Diva Cadence 公司 靜態時序分析: Prime Time Synopsys 公司 測試： DFT Compile Synopsys 公司 在實踐任務中，不同的設計團隊能夠擁有不同的ASIC設計開發流程，

10、但是這些不同的開發流程只是在對設計流程的各個階段命名時有一些細微的差別。總的來說，ASIC設計的必要步驟是缺一不可的。一個ASIC芯片的設計必需求有一個團結協作的團隊才可以完成。首先，我們來看看ASIC工程的主要步驟。然后，詳細描畫各步驟的詳細內容。3.2 ASIC開發流程步驟詳細描畫ASIC工程的主要步騾包括：預研階段；頂層設計階段；模塊級設計階段；模塊實現階段；子系統仿真階段；系統仿真，綜合和幅員設計前門級仿真階段；后端版面設計階段；測試向量預備階段；后端仿真階段；消費簽字；硅片測試階段。 在實踐的ASIC開發中，不能夠像上述的那樣可以一帆風順地從頭至尾走完好個ASIC工程開發流程。經常在

11、某些階段遇到困難，并且有的困難在本階段是不能處理的。所以下一個階段往往會在遇到困難時向上一個階段產生反響，比如在做模塊級詳細設計時發現模塊劃分不合理，一個模塊怎樣設計都不能完成分配給它的功能，或者是不能到達所要求的性能。這時就要反響到上級頂層設計，對系統模塊重新進展劃分以處理問題。有時反響還能夠向更上一級發生。 總之，以下圖所示的流程是一個理想化的流程，在實踐開發中按照這一流程進展開發的同時，要靈敏運用反響機制，不能以為一個步驟走過了，結果就固定下來了，要處理問題只能在本階段。 圖：ASIC開發流程中各步驟 預研階段是ASIC工程開發的最初始階段，也是開發部門和市場部門任務結合得最嚴密的一個階

12、段。預研階段的任務就是要分析產品市場的商業時機，給出初姑的產品構造，并驗證產品構造對于商業時機的把握程度。 該階段的義務：初始的產品系統構造設計；產品初始規劃和資源需求統計；風險和本錢分析。1 預研階段 該階段輸出：工程的時間和資源需求估計；晶片面積的估計；產品研發預算估計；初始的產品系統構造設計；風險分析；設立產品的目的、可行性和里程碑；設計道路和開發工具的選定。 可行性分析是預研階段最重要的一個環節，它是對該工程的利潤模型、開發周期和風險性的分析。 假設設立ASIC開發工程的目的是替代目前的一個勝利產品，那么降低本錢和加強功能是項日的最主要需求。假設設立ASIC開發項日的目的是去開辟新的市

13、場或者替代目前尚未勝利的產品，開發時間將是工程中優先級最高的需求。由于工程的開發戰略會對整個工程的構造設計、開發等產生宏大的影響，工程的規劃者需求根據工程的詳細情況在預研階段開場之前對工程的這些驅動要素進展歸納分析，以制定工程的開發戰略。 頂層設計是一個富有發明性的階段，在這個階段，要定義產品的頂層架構。許多經典的工程折中問題都需求在這個階段做出決議。產品的開銷、設計的開銷、產品上市時間、資源需求和風險之間的對比也是頂層構造設計過程中的一部分。這個階段中的發明性思想對于產品的勝利有著極大的影響。發明性可以表達在產品的創意、頂層架構設計創意和設計流程的創意等方面。這個階段的任務主要由少數具有構造

14、設計和系統設計才干的高級工程師參與。2 頂層設計階段該階段的義務：書寫功能需求闡明；討論幾個頂層構造備選項；分析這幾個頂層構造選項需求思索技術靈敏性 、資源需求及開發周期等；完成頂層構造設計闡明；確定關鍵的模塊(假設需求，這些模塊可以盡早開場)確定需求運用的第三方IP模塊；選擇開發組成員；確定新的工具；確定開發道路/流程；討論風險；預估硅片面積、輸入輸出引腳、開銷和功耗等。工程經理的義務：完成工程方案；確定資源(工程組、設備和工具)；組織培訓課程。該階段輸出：功能需求闡明；頂層構造設計闡明；初始的開發方案和資源需求。這個階段需求遞交的文檔： 構造設計文檔：在這個文檔中，設計者需求清楚地描畫電路

15、板、軟件和ASIC的劃分。通常ASIC作為系統中的一個重要部分，它的功能需求在頂層構造設計闡明中詳細的描畫。 ASIC開發方案：這個方案必需經過工程管理人員的驗收經過。同時，還需求完成設計線路描畫文檔。這個文檔要定義工程開發中所需求的工具、技術和方法。 在這個階段，頂層構造將被合理劃分成一些小的模塊。各個設計模塊之間需求仔細細致的合理劃分。確定功能，模塊與模塊之間的聯絡等。 ASIC的層次化構造最好用圖示方式表示，假設繪圖工具運用合理，這些圖可以直接用工具轉成構造化的verilog或VHDL代碼。3 模塊級詳細設計階段本階段的義務：將頂層架構分解成更小的模塊；定義模塊的功能和接口；回想上一階段

16、完成的初始工程開發方案和頂層結 構設計文檔；風險分析(假設需求，對已有的方案構造進展修正 以減少風險)；組織開發小組學習開發規范(代碼編寫風格，開發 環境的目錄構造；檢查芯片設計規那么(晶片溫度，封裝，引腳，芯片 供電等)；重新估計芯片的門數。工程經理的義務：分析和管理開發風險；更新開發方案，分配任務；開場思索芯片驗證/確認；建立一個文檔代碼管理機制。本階段輸出：一切模塊的設計文檔；準確的工程開發方案。本階段的風險：一些組員能夠在設計時感到有些孤立無援；開發小組能夠未了解工程的目的。 在這個階段，ASIC的消費商必需確定下來。工程管理者必需與ASIC消費商建立例會制度，在這些例會中需求討論AS

17、IC的構造和設計道路。由于ASIC消費商有他們的一套消費流程和他們本人的技術特點，設計也需求遵照他們的設計規那么。在這些討論中，特別要留意的就是消費商對于消費簽字(尤其是在與新的消費商接觸時)的要求和工具都有能夠是不同于以往的。這個環節要是了解得不清楚，這對于以后的消費簽字和芯片測試都會帶來宏大沖擊，輕那么呵斥工程的延遲，重那么投片失敗。本階段義務：模塊及設計、編碼、測試和綜合；芯片級的測試環境設計、編碼和測試；給出一個更準確的芯片面積估計。工程管理者的義務：提供文檔規范和對設計文檔驗收；設立和講解驗收過程，確定哪些部分在什么時候 需求驗收；每周組織會議，了解進度，對發現的問題進展解 決；4

18、模塊實現階段和消費廠商談判進展初始幅員設計的時間，需求 提交的資料等以便于消費廠商盡早對設計如何布 局布線有一個大致的了解，這樣對于以后正式交 付設計后消費廠商的任務順利開展并縮短對方的 設計時問有很大的協助；驗收測試例設計和分析測試覆蓋率；開場安排資源預備工程原型化和硅片測試；預備好一切的第三方芯片的仿真模型。本階段輸出：一切的模塊設計、代碼和模塊織的測試；初始的模塊級綜合；最終決議的芯片引腳。該階段風險分析：該階段是最容易呵斥工程延遲的階段，所以必需 堅持義務向前趕的原那么，隨時關懷各個小組的進 度，及時發現問題并安排處理資源，堅持按時驗 收；由于最終得到硅片的面積能夠超越估計的最大 值，

19、因此需求思索怎樣修正設計減少硅片面積。模塊設計可以劃分為以下5個義務：細化設計闡明；模塊設計；編碼；仿真；綜合。 在這個階段，需求開場方案硅片的測試。下面是一些重要的事項需求在這個階段思索和跟蹤。 (1) 芯片引腳列表。引腳列表需求在最終的網表遞交的前幾個星期生成，并經過驗收確定下來。引腳列表必需征得ASIC消費廠商、ASIC前端設計小組和印制電路板設計小組的贊同。 (2) 封裝。假設對于ASIC消費廠商來說，封裝是新的，那么ASIC消費廠商必需重新設計封裝。重新設計封裝主要是設計晶片與引腳之間的銜接印制電路板。封裝的信號引腳數量、供電引腳數量和封裝的方式等都必需確定下來。假設重新制造封裝，工

20、程管理者必需跟ASIC消費廠商確定封裝重新設計的時間，以便于重新思索工程的開發方案。 (3) 樣片和預消費量。ASIC消費廠商普通為客戶提供一定數量的樣片。樣片普通可以有多種類型，它們的前往和遞交時間都不一樣。對于初始的測試，必需有足夠的數量可以保證硅片和系統的測試可以快速、順利地進展。經過和消費廠商的有效談判，可以提高芯片預消費量，這樣可以有效地提高產品的首批上市產量。 子系統仿真就是將那些獨立設計而在邏輯上關聯比較嚴密的模塊集成在一同，組成一個小系統進展仿真。在有些小的設計中子系統仿真是沒有必要的。但是有些大的系統，子系統仿真是非常有必要的。子系統仿真必需同時與模塊級設計同時進展。5 子系

21、統仿真階段 該階段的義務：撰寫并驗收測試列表文檔；撰寫測試偽代碼，例如，CPU存放器訪問，測試 環境配置等；運轉仿真。該階段輸出：先勝利地完成第一個子系統仿真；對第一個子系統的仿真結果進展驗收；完成一切子系統模塊仿真。該階段的風險：測試小組和設計小組之間的交流不暢通會添加不 必要的工程進度延緩，特別是會導致完成第個 仿真例的時間拖延。該階段的義務：撰寫和驗收系統測試例文檔；編寫測試偽代碼，例如CPU存放器訪問，測試環 境配置等；進展RTL級仿真和門級仿真；記錄跟蹤問題的處理過程，如能夠，運用錯誤自 動報告系統進展錯誤的反響和修正；檢查芯片設計能否滿足設計規范；開場撰寫芯片的運用指南；編寫系統綜

22、合的腳本，對系統進展綜合；根據芯片的特性，畫出芯片內模塊擺放的方法。6 系統仿真，綜合和幅員設計前門級仿真階段工程管理者的義務：親密留意仿真的進度并安排定期的短會討論仿真 進展；安排與ASIC消費廠商關于幅員設計的會議。該階段輸出：勝利地完成第一個系統測試例；驗收過的系統仿真方案；一切的RTL級仿真和門級仿真完成及測試報告；綜合后的網表。該階段的風險：是測試小組和設計小組之間的交流不通暢會延緩 工程進度，特別是會導致第一個仿真實例的拖延。本小節所描畫的任務是由ASIC消費廠商完成的。ASIC消費廠商的義務：測試版和最終版網表的幅員設計；檢查網表和測試向量的錯誤；生成幅員設計后的時間面積信息。A

23、SIC消費廠商輸出：規劃布線完成后的時間面積信息；規劃布線完成后的網表和規范時延文件；硅片制造的信息。7 后端版面設計階段 ASIC消費廠商將拿到的網表轉換成一個物理的幅員設計。這個過程要運用一些復雜的工具，風險主要是由設計的大小和系統速度需求決議。設計越大，系統速度越快，風險就越大。假設ASIC設計跟消費廠商以前曾經做過的完全不同，風險就會更大。這些不同包括：不同的工藝、邏輯門數量大、輸入輸出引腳數量大和運用非常可靠的邏輯單元等。該階段的義務：綜合、測試電路插入和測試向量生成；生成一個幅員設計文檔；支持幅員設計(平面圖設計和檢查時序等)；幅員設計之后的重新綜合(修繕過載電路和時序)。工程管理者的義務：安排幅員設計和綜合會議并讓幅員設計和綜合的 工程師參與；檢查幅員設計的進度。8 版面設計后仿真綜合階段該階段輸出：最終版本的網表；測試向量；版面設計后仿真和靜態時序分析結果。該階段的風險：輸入輸出引腳經常會發生錯誤，需求多次對其進 行檢查；幅員設計會有許多問題(布線、時序等)，應盡早 在測試版本的網表上進展幅員設計；測試向量的生成會破費很長時間，也應盡早開場 測試向量的生成；門級仿真中會出現不定態，影響仿真的繼續，因 此在早些時候的設計中需求強調一切的存放器在 復