1、1.2.1 FPGA 工作原理與簡介如前所述，FPGA1 在 PALGALEPLDCPL/可編程器件的基礎上進一步發展的產物。它是作為 ASIC 領域中的一種半定制電路而出現的，即解決了定制電路的不足，又克服了原有可編程器件門電路有限的缺點。由于 FPGAS 要被反復燒寫，它實現組合邏輯的基本結構不可能像 ASIC 那樣通過固定的與非門來完成，而只能采用一種易于反復配置的結構。查找表可以很好地滿足這一要求，目前主流 FPGAtB 采用了基于 SRAM：藝的查找表結構，也有一些軍品和宇航級FPG 麻用 Flash 或者熔絲與反熔絲工藝的查找表結構。 通過燒寫文件改變查找表內容的方法來實現對 FP

2、GA 勺重復配置。根據數字電路的基本知識可以知道，對于一個 n 輸入的邏輯運算，不管是與或非運算還是異或運算等等，最多只可能存在 2n 種結果。所以如果事先將相應的結果存放于一個存貯單元，就相當于實現了與非門電路的功能。FPGA 勺原理也是如此，它通過燒寫文件去配置查找表的內容，從而在相同的電路情況下實現了不同的邏輯功能。查找表(Look-Up-Table)簡稱為 LUT,LUT本質上就是一個RAM目前 FPGA多使用4輸入的 LUT,所以每一個 LUT 可以看成一個有 4 位地址線的的 RAIM 當用戶通過原理圖或HDL 語言描述了一個邏輯電路以后，PLD/FPGAf 發軟件會自動計算邏輯電

3、路的所有可能結果，并把真值表(即結果)事先寫入 RAM 這樣，每輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出地址對應的內容，然后輸出即可。下面給出一個 4 與門電路的例子來說明 LUT 實現邏輯功能的原理。例 1-1:給出一個使用 LUT 實現 4 輸入與門電路的真值表。表 1-14 輸入與門的真值表實標邏輯電路LUT 的實現方式&te,c,dS 俞人邏輯輸出RAM 地址RAM 中存儲的內容00000Q0000口口口】Q00010T-事-1111111111從中可以看到，LUT 具有和邏輯電路相同的功能。實際上，LUT 具有更快的執行速度和更大的規模。由于基于 LUT 的

4、FPGAft 有很高的集成度，其器件密度從數萬門到數千萬門不等，可以完成極其復雜的時序與邏輯組合邏輯電路功能，所以適用于高速、高密度的高端數字邏輯電路設計領域。其組成部分主要有可編程輸入/輸出單元、基本可編程邏輯單元、內嵌 SRAM 豐富的布線資源、底層嵌入功能單元、內嵌專用單元等，主要設計和生產廠家有 XilinxAlteraLattice、Actel、Atmel 和 QuickLogic 等公司，其中最大的是 Xilinx、Altera、Lattice 三家。如前所述，FPGA1 由存放在片內的 RA 陳設置其工作狀態的，因此工作時需要對片內RAMS 行編程。用戶可根據不同的配置模式，采用

5、不同的編程方式。FPGA 有如下幾種配置模式：并行 PROMFlash 酉己置 FPGA一片 PROM 已置多片 FPGA串行 PROM 已置 FPGA將 FPGA 乍為微處理器的外設，由微處理器對其編程目前， FPGAP 場占有率最局的兩大公司 Xilinx 和 Altera 生廠的 FPG/W 是基于 SRAME藝的，需要在使用時外接一個片外存儲器以保存程序。上電時，FPGA將外部存儲器中的數據讀入片內 RAM 完成配置后，進入工作狀態；掉電后 FPGA 恢復為白片，內部邏輯消失。這樣 FPGA僅能反復使用，還無需專門的 FPGA 編程器，只需通用的 EPROMPRO 喻程器即可。Acte

6、l、QuickLogic 等公司還提供反熔絲技術的FPGA 只能下載一次，具有抗輻射、耐高低溫、低功耗和速度快等優點，在軍品和航空航天領域中應用較多，但這種 FPGA能重復擦寫，開發初期比較麻煩，費用也比較昂貴。Lattice 是 ISP 技術的發明者，在小規模 PLD 應用上有一定的特色。早期的 Xilinx產品一般不涉及軍品和宇航級市場，但目前已經有 QPro-R 等多款產品進入該類領域。1.2.2 FPGA 芯片結構目前主流的 FPGA5 是基于查找表技術的，已經遠遠超出了先前版本的基本性能，并且整合了常用功能 （如 RAM 時鐘管理和 DSP 的硬核 （ASIC 型） 模塊。 如圖 1

7、-1 所示 （注：圖 1-1 只是一個示意圖， 實際上每一個系列的 FPGATB 有其相應的內部結構） ， FPGA5片主要由 6 部分完成，分別為：可編程輸入輸出單元、基本可編程邏輯單元、完整的時鐘管理、嵌入塊式 RAM 豐富的布線資源、內嵌的底層功能單元和內嵌專用硬件模塊。模模模模圖 1-1FPGA 芯片的內部結構每個模塊的功能如下：.可編程輸入輸出單元（IOB）可編程輸入/輸出單元簡稱 I/O 單元， 是芯片與外界電路的接口部分， 完成不同電氣特性下對輸入/輸出信號的驅動與匹配要求，其示意結構如圖 1-2 所示。FPG 咕的 I/O 按組分類， 每組都能夠獨立地支持不同的 I/O 標準。

8、 通過軟件的靈活配置，可適配不同的電氣標準與 I/O 物理特性， 可以調整驅動電流的大小,可以改變上、 下拉電阻。目前，I/O 口的頻率也越來越高，一些高端的 FPGAS 過 DDFW 存器技術可以支持高達 2Gbps 的數據速率。圖 1-2 典型的 IOB 內部結構示意圖外部輸入信號可以通過 IOB 模塊的存儲單元輸入到 FPGA 勺內部，也可以直接輸入FPGA 內部。當外部/&入信號經過 IOB 模塊的存儲單元輸入到 FPGAJ 部時，其保持時間（HoldTime）的要求可以降低，通常默認為 0。為了便于管理和適應多種電器標準， FPGA 勺 IOB 被劃分為若干個組 （bank）

9、 ,每個 bank的接口標準由其接口電壓 VCCOfeS,一個 bank 只能有一種 VCCO 但不同 bank 的VCCOT 以不同。只有相同電氣標準的端口才能連接在一起，VCCO 電壓相同是接口標準的基本條件。.可配置邏輯塊（CLBCLB 是 FPG 咕的基本邏輯單元。CLB 的實際數量和特性會依器件的不同而不同，但是每個 CLB 都包含一個可配置開關矩陣，此矩陣由 4 或 6 個輸入、一些選型電路（多路復用器等）和觸發器組成。開關矩陣是高度靈活的，可以對其進行配置以便處理組合邏輯、移位寄存器或 RAM 在 Xilinx 公司的 FPG 端件中，CLB 由多個（一般為 4 個或 2 個）相

10、同的 Slice 和附加邏輯構成，如圖 1-3 所示。每個 CLB 模塊不僅可以用于實現組合邏輯、時序邏輯，還可以配置為分布式 RAM和分布式 ROM圖 1-3 典型的 CLB 結構示意圖Slice 是 Xilinx 公司定義的基本邏輯單位，其內部結構如圖 1-4 所示，一個 Slice 由兩個4 輸入的函數、進位邏輯、算術邏輯、存儲邏輯和函數復用器組成。算術邏輯包括一個異或門（XORG 和一個專用與門（MULTAND,一個異或門可以使一個 Slice 實現 2bit 全加操作，專用與門用于提高乘法器的效率；進位邏輯由專用進位信號和函數復用器（MUXC組成， 用于實現快速的算術加減法操作； 4

11、輸入函數發生器用于實現 4輸入 LUK分布式 RAM16 比特移位寄存器（Virtex-5 系列芯片的 Slice 中的兩個輸入函數為 6 輸入，可以實現 6 輸入 LUT 或 64比特移位寄存器）；進位邏輯包括兩條快速進位鏈，用于提高 CLB 模塊的處理速度。圖 1-4 典型的 4 輸入 Slice 結構示意圖.數字時鐘管理模塊（DCM業內大多數 FPGA 勻提供數字時鐘管理（Xilinx 的全部 FPGA 勻具有這種特性）。Xilinx推出最先進的 FPGA!供數字時鐘管理和相位環路鎖定。 相位環路鎖定能夠提供精確的時鐘綜合，且能夠降低抖動，并實現過濾功能。.嵌入式塊 RAM（BRAM 大

12、多數 FPG/W 具有內嵌的塊 RAM 這大大拓展了 FPGA 勺應用范圍和靈活性。 塊RAMR*被配置為單端口RAM雙端口RAM內容地址存儲器（CAM以及 FIFO 等常用存儲結構。RAMFIFO 是比較普及的概念，在此就不冗述。CAMff 儲器在其內部的每個存儲單元中都有一個比較邏輯，寫入 CAM 中的數據會和內部的每一個數據進行比較，并返回與端口數據相同的所有數據的地址，因而在路由的地址交換器中有廣泛的應用。除了塊 RAM 還可以將 FPGA 中的 LUT 靈活地配置成 RAMRO 防口FIFO 等結構。在實際應用中，芯片內部塊 RAM 勺數量也是選擇芯片的一個重要因素。單片塊 RAM

13、勺容量為 18k 比特，即位寬為 18 比特、深度為 1024,可以根據需要改變其位寬和深度，但要滿足兩個原則：首先，修改后的容量（位寬深度）不能大于 18k比特；其次，位寬最大不能超過 36 比特。當然,可以將多片塊 RAM級聯起來形成更大的 RAM 此時只受限于芯片內塊 RAM 勺數量， 而不再受上面兩條原則約束。.豐富的布線資源IXM.IT14占找在11O12IIF5IN布線資源連通 FPG 秋部的所有單元，而連線的長度和工藝決定著信號在連線上的驅動能力和傳輸速度。FPGA5 片內部有著豐富的布線資源，根據工藝、長度、寬度和分布位置的不同而劃分為 4 類不同的類別。第一類是全局布線資源，

14、用于芯片內部全局時鐘和全局復位/置位的布線；第二類是長線資源，用以完成芯片 Bank 間的高速信號和第二全局時鐘信號的布線；第三類是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線；第四類是分布式的布線資源，用于專有時鐘、復位等控制信號線。在實際中設計者不需要直接選擇布線資源，布局布線器可自動地根據輸入邏輯網表的拓撲結構和約束條件選擇布線資源來連通各個模塊單元。從本質上講，布線資源的使用方法和設計的結果有密切、直接的關系。.底層內嵌功能單元內嵌功能模塊主要指 DLL(DelayLockedLoop)、 PLL(PhaseLockedLoop)、 DSP?口 CPUl?軟處理核(SoftCor

15、e)。現在越來越豐富的內嵌功能單元，使得單片 FPG 峨為了系統級的設計工具，使其具備了軟硬件聯合設計的能力，逐步向 SOCF 臺過渡。DLL 和 PLL 具有類似的功能，可以完成時鐘高精度、低抖動的倍頻和分頻，以及占空比調整和移相等功能。Xilinx 公司生產的芯片上集成了 DLL,Altera 公司的芯片集成了PLL,Lattice公司的新型芯片上同時集成了 PLL和 DLLPLL和 DLL可以通過 IP核生成的工具方便地進行管理和配置。DLL 的結構如圖 1-5 所示。圖 1-5 典型的 DLL 模塊示意圖.內嵌專用硬核內嵌專用硬核是相對底層嵌入的軟核而言的， 指FPGAfe理能力強大的

16、硬核(HardCore),等效于 ASIC 電路。為了提高 FPGAfe 能，芯片生產商在芯片內部集成了一些專用的硬核。例如：為了提高 FPGA 勺乘法速度，主流的 FPGA 中都集成了專用乘法器；為了適用通信總線與接口標準，很多高端的 FPG 曲部都集成了申并收發器(SERDES,可以達到數十 Gbps 的收發速度。Xilinx 公司的高端產品不僅集成了 PowerPC 系列 CPU 還內嵌了 DSPCore 模塊，其相應的系統級設計工具是 EDKJ 口 PlatformStudio,并依此提出了片上系統(SystemonChip)的概念。通過 PowerPCMiroblaze、Picobl

17、aze 等平臺，能夠開發標準的 DSP 處理器及其相關應用，達到 SOC 勺開發目的。. .軟核軟核在 EDAEDA 設計領域指的是綜合之前的寄存器傳輸級（RTLRTL）模型；具體在 FPGAFPGA 設計中指的是對電路的硬件語言描述，包括邏輯描述、網表和幫助文檔等。軟核只經過功能仿真，需要經過綜合以及布局布線才能使用。其優點是靈活性高、可移植性強，允許用戶自配置；缺點是對模塊的預測性較低，在后續設計中存在發生錯誤的可能性，有一定的設計風險。軟核是 IPIP 核應用最廣泛的形式。. .固核固核在 EDAEDA 設計領域指的是帶有平面規劃信息的網表；具體在 FPGAFPGA 設計中可以看做帶有布局規劃的軟核，通常以 RTLRTL 代碼和對應具體工藝網表的混合形式提供。將 RTLRTL 描述結合具體標準單元庫進行綜合優化設計