1、第第8章章 數字集成電路晶體管級設計數字集成電路晶體管級設計集成電路設計技術與工具 內容提要n8.1 引言n8.2 設計流程n8.3 電路仿真n8.4 版圖設計n8.5 設計舉例n8.6 數字電路標準單元庫簡介n8.7 焊盤輸入輸出單元第第8章章 數字集成電路晶體管級設計數字集成電路晶體管級設計 本章將介紹和討論數字集成電路晶體本章將介紹和討論數字集成電路晶體管級設計中必需的一些基本知識，需要注管級設計中必需的一些基本知識，需要注意的一些問題以及常用的基本電路單元。意的一些問題以及常用的基本電路單元。 8.1 引言引言 數字集成電路是處理離散信號的集成電路，其主要特點是，電路的輸入和輸出是一個

2、或一系列不連續變化的數字信號。數字集成電路設計主要考慮電路的信號傳輸速度、信號的延遲、信號的同步處理和異步處理、信號的沖突等問題。與模擬集成電路相比，由于數字集成電路設計更側重于電路的集成度、工作速度、功耗和噪聲容限等性能，因此在設計流程、電路仿真和版圖設計方法上，與模擬集成電路晶體管級設計有所不同。數字集成電路晶體管級設計主要就是設計數字集成電路中的非門、與非門和或非門等基本單元。 8.1 引言引言n數字集成電路的基本電路按有源器件來分類，可分為雙極型晶體管（Bipolar Transistor）和場效應晶體管(FET)兩大類。由雙極型晶體管構成的電路類型包括晶體管邏輯（TTL：Transi

3、stor-Transistor-Logic）和射極耦合邏輯（ECL：Emitter-Coupled-Logic）。由FET構成的電路類型分為增強/耗盡（E/D）型NMOS、CMOS以及由砷化鎵的金屬半導體FET（MESFET）和高電子遷移率晶體管（HEMT）等構成的邏輯電路。 8.2 設計流程設計流程 圖8.1給出了數字集成電路晶體管級設計的一般流程，圖中各框圖內容分別如下。給定邏輯功能及指標晶體管級門電路實現滿足功能要求？版圖設計和驗證滿足設計要求？流片和封裝測試是是否否電路仿真圖8.1 數字集成電路設計流程圖8.2 設計流程設計流程1）給定邏輯功能及指標 電路邏輯功能指的是電路最終要達到的

4、用戶需求目標。指標指的是電路要達到的性能，包括速度、功耗和芯片面積。其中速度是指電路能夠可靠工作時的最高數據比特率。電路功耗有兩種，一種是靜態功耗，另一種是動態功耗。對于集成度大的電路，電路中每一器件的功耗設計得越小越好。電路的物理版圖尺寸決定于芯片的面積大小，因此盡可能采用最小的工藝尺寸來減小芯片面積。8.2 設計流程設計流程2）晶體管級門電路實現 明確了要求實現的邏輯功能后，就可以用晶體管來實現具有CMOS互補邏輯結構的非門、與非門和或非門等基本邏輯單元，實現要求的邏輯功能。3）電路仿真 對于構造好的晶體級電路，可以通過SmartSpice或Hspice等軟件工具進行電路級仿真，以驗證設計

5、的晶體管級電路結構是否滿足要求的邏輯功能。4）版圖設計與驗證 完成電路仿真后，就可以根據選用工藝的版圖設計規則按晶體管級的電路連接關系進行版圖設計和DRC、LVS等版圖驗證。5）流片和封裝測試 版圖驗證通過后，就可以根據最后的版圖形成GDS-II文件送到晶圓制造公司進行流片。流片之后的各基本邏輯單元經過在晶圓測試，滿足性能指標后，可以作為標準單元為更高層次的數字集成電路設計服務；也可以進行封裝測試，作為獨立的模塊使用。8.2 設計流程設計流程8.3 電路仿真電路仿真 數字電路是大信號、高度非線性的電路，因此數字電路是大信號、高度非線性的電路，因此其仿真內容主要涉及直流分析（其仿真內容主要涉及直

6、流分析（.DC）、瞬態分析）、瞬態分析（.TRAN）和溫度掃描分析（）和溫度掃描分析（.TEMP）等少數幾項）等少數幾項功能，分別介紹如下。功能，分別介紹如下。1）直流特性分析 數字集成電路中，晶體管是工作在開關狀態，因此，電路的直流特性分析主要是用來檢驗電路的靜態邏輯功能是否正確，由電路漏電流引起的靜態功耗有多大，或者是通過直流掃描分析輸出電壓與輸入電壓關系曲線等。2）瞬態特性分析 瞬態特性分析主要是指時域波形分析。數字集成電路通過在輸入端加階躍信號或脈沖信號，根據瞬態仿真結果得到電路的信號波形的邏輯關系、延遲時間、上升時間、下降時間等性能指標，它是一種非線性時域分析。8.3 電路仿真電路仿

7、真3）溫度掃描分析 溫度掃描分析是指在進行直流和瞬態分析等電路分析時，設置不同的工作溫度，檢驗溫度變化引起器件參數變化后對電路性能的影響。 此外，與模擬集成電路晶體管級仿真一樣，數字集成電路晶體管級仿真也要做工藝角仿真，以檢驗工藝制造過程中引起的器件參數變化對邏輯單元性能的影響。8.3 電路仿真電路仿真8.4 版圖設計版圖設計 與模擬集成電路晶體管級設計一樣，版圖設計也是數字集成電路晶體管級設計流程中的一個關鍵環節。 在數字集成電路版圖布局和布線設計中，則注重其單元版圖設計的規整性，并且通常將各單元版圖設計成等高不等寬的結構，并且其電源和地線保持等高度和等寬度，以便于其作為標準單元庫在更高層次

8、進行數字集成電路設計時的自動布線。 版圖寄生器件引起閂鎖效應（Latch-up）是設計CMOS電路版圖必須重視的一個問題。以圖8.2（a）所示的CMOS反相器為例討論這一問題。圖8.2（b）所示的是該反相器版圖的剖面示意圖，其等效電路如圖8.2（c）所示，圖中的RS、Rw為襯底和P阱的體電阻。8.4.1 CMOS電路版圖中的閂鎖效應電路版圖中的閂鎖效應圖8.2 CMOS電路中的寄生PNPN結構 該四層可控硅具有如圖8.3所示的伏安特性曲線，并且曲線中有一段呈現出負阻特性。8.4.1 CMOS電路版圖中的閂鎖效應電路版圖中的閂鎖效應圖8.3 SCR結構伏-安特性曲線 在正常工作狀態下，PNPN四

9、層結構之間的電壓不會超過Vtg，因此它處于截止狀態。但在一定的外界因素觸發下，例如由電源端或輸出端引入一個大的脈沖干擾，或者受射線的瞬時輻照，使PNPN四層結構之間的電壓瞬間超過Vtg，這時，該寄生結構中就會出現很大的導通電流。只要外部信號源或者VDD和VSS能夠提供大于維持電流IH的輸出，即使外界干擾信號已經消失，在PNPN四層結構之間的導通電流仍然會維持，這就是所謂的“閂鎖”現象。 8.4.1 CMOS電路版圖中的閂鎖效應電路版圖中的閂鎖效應n一旦發生門閂鎖效應，CMOS電路的電源 和 之間就處于近似短路的狀態，這勢必破壞電路的正常工作。此時只有將電源關斷，然后重新接通，電路才可能恢復正常

10、工作。如果這種電流不加限制，最終將使整個電路燒毀。DDVSSV 全面而深入的分析結果表明，產生閂鎖的基本條件有三個：（1）外界因素使兩個寄生三極管的EB結處于0.7V的正向偏置；（2）兩個寄生三極管的電流放大倍數乘積 ； （3）電源所提供的最大電流大于寄生可控硅導通所需要的維持電流IH（見圖8.3）。 8.4.1 CMOS電路版圖中的閂鎖效應電路版圖中的閂鎖效應b1b21 上述條件（2）的推導如下。參見圖8.2（c）所示的PNPN結構的等效電路， 設外界干擾引起的觸發電流IAG使Q1的EB結正偏電壓0.7V。由等效電路可得如下關系： IC1IAG 1 =IRW + IB2 IB2 （8.1）

11、上式最后的近似是考慮IB2IRW 后的結果。 8.4.1 CMOS電路版圖中的閂鎖效應電路版圖中的閂鎖效應 由Q2 的電流放大特性可知，因外界觸發而引起的集電極電流等于： 若該電流流經電阻RS時所產生的壓降足以保證Q1的導通，則此時就有（其中1 1），整理后即得到條件： (8.3)IC2=b2 IB2 b2 IAG 1 (8.2) IC2 b2 IAG 1 IB1 + IRS IB1 ）， （ 考慮到IB1 IRS ），也即有b2 IAG 1 IB1 IAG /b1b1b2 1 8.4.1 CMOS電路版圖中的閂鎖效應電路版圖中的閂鎖效應 抑制閂鎖效應有多項技術，其中最有效的辦法就是減小寄生電

12、阻RS和RW。如果這兩個電阻為零，則寄生三極管Q1和Q2永遠不會打開。由圖8.2（b）可知，這兩個電阻的阻值依賴于阱連接和襯底連接之間的距離。對于反相器，阱連接和襯底連接之間的距離越近，反相器形成閂鎖的機會就越少。阱連接和襯底連接之間的距離不但要近，而且接觸孔的數目要多。在PMOS管和NMOS管之間放置盡可能多的襯底連接和阱連接，能大大減小寄生電阻的阻值，有效抑制閂鎖。8.4.1 CMOS電路版圖中的閂鎖效應電路版圖中的閂鎖效應 8.4.2 CMOS數字集成電路版圖設計數字集成電路版圖設計 下面將以CMOS反相器為例，討論一般意義上CMOS基本邏輯門的物理版圖，以研究物理結構對電路性能的影響。

13、在圖8.4（a）所示的CMOS反相器的電路圖中，各器件端點間所畫的線表示連線。圖8.4 反相器電路圖到符號電路版圖的轉換：（a）電路圖，（b）漏極連線，（c）電源與地線連線，（d）輸入與輸出連線 在物理版圖中，必須關心不同連線層之間物理上的相互關系。根據制造工藝，知道N型MOS管的源區和漏區是N型擴散區；而P型MOS管的源區和漏區是P型擴散區。因此，在物理結構上必須有一種實現兩種不同類型漏極之間連接的簡單方法。假如工藝上不能做隱埋孔接觸，邊條連線就必須采用金屬線。用版圖符號表示為圖8.4（b）所示的反相器的局部符號電路版圖。按同樣的道理，可以用金屬線和接觸孔制作接到電源VDD和地（VSS）的簡

14、單連線，如圖8.4（c）所示。圖8.4（d）畫出了最后的符號電路版圖。 8.4.2 CMOS數字集成電路版圖設計數字集成電路版圖設計 圖8.4（d）所示的符號電路版圖轉換成物理版圖，如圖8.5（a）所示，圖中的MOS管為垂直走向。該符號電路版圖還可以轉換成圖8.5（b）所示的另一種物理版圖，該圖中的MOS管為水平走向。 8.4.2 CMOS數字集成電路版圖設計數字集成電路版圖設計輸出Vdd輸入Vss輸出Vdd輸入Vss圖8.5 反相器版圖的兩種基本結構垂直走向（a）和水平走向（b）MOS管結構 8.4.2 CMOS數字集成電路版圖設計數字集成電路版圖設計輸出Vdd輸入Vss輸出Vdd輸入Vss

15、輸出Vdd輸入Vss（a）金屬線從管子中間穿過的水平走向MOS管結構 （b）金屬線從管子上下穿過的走向MOS管結構（c）有多晶硅線穿過的垂直水 平走向MOS管結構圖8.6 有互連線穿過反相器版圖的三種結構 此外，在版圖設計過程中，CMOS反相器還可以有其他不同的版圖拓撲結構。如圖8.6（a）、 8.6（b）、8.6（c）所示。 大尺寸的反相器通常由許多個較小的反相器并聯組成，各個源區和漏區用一些接觸孔和金屬線連接在一起，以減小大MOS管的源-漏電阻，如圖8.7（a）所示。另外，如圖8.7（b）所示，背靠背地放置MOS管，合并鄰近的擴散區，可得到更小的漏區電容。采用圖8.7（c）所示的“星狀”連

16、接，可使漏區電容進一步減小輸 出Vd d輸 入Vss輸出Vdd輸入Vss輸出Vdd輸入Vss圖8.7 并聯反相器版圖：（a）直接并聯，（b）共用漏區，（c）星狀連接 8.4.2 CMOS數字集成電路版圖設計數字集成電路版圖設計 下面以圖8.8給出的邊沿D觸發器的晶體管級電路圖為例，介紹數字集成電路版圖優化設計方法。DCLKCLKCLKCLKGNDVDDVDDCLKCLKCLKQQNABC主 鎖 存 器從 鎖 存 器T1N1T2T3T4N2N3N4圖8.8 邊沿D觸發器的晶體管級電路圖 8.4.2 CMOS數字集成電路版圖設計數字集成電路版圖設計n圖8.8所示的邊沿D觸發器是由四個CMOS傳輸門

17、T1，T2，T3，T4和四個CMOS反相器N1，N2，N3，N4構成的。觀察圖中所有晶體管的連接關系，可以發現：傳輸門T1和T2，T3和T4可以共用有源區，反相器N1和N2，N3和N4也可以共用有源區。假設該電路中所有的晶體管具有相同的長寬比，各版圖層次的圖案與第四章給出的版圖層次定義相同，就得到如圖8.9所示的精簡的主鎖存器版圖示例。從鎖存器版圖與主鎖存器版圖結構相同。 圖8.9所示是精簡的主鎖存器版圖示例，從鎖存器版圖與主鎖存器版圖結構相同。這個例子說明，數字邏輯電路的版圖設計具有較大的靈活性，設計者應該針對具體情況規劃版圖設計。 8.4.2 CMOS數字集成電路版圖設計數字集成電路版圖設

18、計VDD DGNDCLKCLKCLKT1T1T2T2N1N2N1N2阱接觸襯底接觸圖8.9 主鎖存器版圖示例 8.5 設計舉例設計舉例 討論完數字集成電路晶體管級設計的基本仿真和版圖設計，下面給出幾種CMOS基本門電路的晶體管級設計實例。 CMOS反相器，即非門，是CMOS門電路中最基本的邏輯部件，大多數的邏輯門電路均可通過等效反相器進行基本設計，再通過適當的變換，完成最終設計。所以，基本反相器的設計就成為數字電路邏輯單元設計的基礎。 8.5.1 CMOS反相器 1）CMOS反相器的工作原理反相器的工作原理 CMOS反相器的電路如圖8.10（a）所示，。它是由一個NMOS晶體管和PMOS晶體管

19、配對構成，兩個器件的漏極相連作為輸出，柵極相連作為輸入，虛線連接的 表示反相器的負載電容。LCn2）CMOS反相器的物理結構剖面圖如圖8.10（b）所示，其中NMOS晶體管是在P型襯底上制作的，P型襯底與它的源極相連并接地；PMOS晶體管是在N阱中制作的，N阱與它的源極相連并接電源。圖8.10（b）器件物理結構剖面圖 如果分別定義NMOS和PMOS晶體管的閾值電壓為VTN（如0.7V）和VTP（如0.7V），則可以畫出如圖8.10（c）所示的CMOS反相器輸出電壓Vo與輸入電壓Vi的關系曲線。8.5.1 CMOS反相器 ViVDDVo123453VDD0圖8.10 CMOS反相器（c）輸出電壓

20、與輸入電壓關系曲線8.5.1 CMOS反相器2）開關特性）開關特性 當輸入是階躍電壓Vi（t）時，輸出電壓Vo（t）的波形如圖8.11所示。圖8.11 CMOS反相器的開關特性 通過理論分析可得到計算 CMOS反相器的上升時間和下降時間的近似公式。 下降時間： 上升時間： 8.5.1 CMOS反相器DDNLfVKC2tDDPLr2VKCt其中KN、KP分別為NMOS管和PMOS管的跨導系數。當兩管PPNNKK所以rNPftt（8.4） （8.5） （8.6） （8.7） 尺寸相等時，有8.5.1 CMOS反相器 因而，假若我們希望反相器的上升時間和下降時間近似相等，則需要使1PNKK（8. 8

21、） 這就意味著，當PMOS管與NMOS管的溝道長度相同時，PMOS管的溝道寬度必須加寬到NMOS管溝道寬度的 N/ P倍左右，即NPNPWW（8.9） 3）功耗）功耗 無論CMOS門處于這兩種邏輯形態中的哪一種狀態，兩個MOS管中始終有一個管子是截止的。所以，靜態（穩態）電流和靜態功耗PD都近似為0。 CMOS反相器的動態功耗與開關頻率、負載容量以及電源電壓VDD的平方成正比。如圖8.10（a）所示，假設CMOS反相器接有負載電容CL，輸入端輸入頻率為f的脈沖信號。隨著輸入信號的變化，經晶體管反復給電容充放電，以熱的形式消耗能量。這種伴隨著電容的充放電的動態功耗可由下式求出： 8.5.1 CM

22、OS反相器Pd = fCLVDD2 （8.10） 4）器件參數）器件參數8.5.1 CMOS反相器 在一定的工藝條件下，對反相器的設計，關鍵是對晶體管尺寸參數（W/L）的設計，并由確定的溝道長度L，獲得溝道寬度的具體數值。 可以應用下面列出的較為精確的上升時間tr與下降時間tf公式計算器件的寬長比（W/L）。 ， )9 . 01 . 0( 111 . 01arcth)1 (1 . 0PPP2PPPraaaaat，9 . 01 . 0 111 . 01arcth)1 (1 . 0NNN2NNNfaaaaat，DDPLPVKC（8.11） 8.12其中，DDNLNVKCddTPPVVaDDTNNV

23、Va8.5.1 CMOS反相器 通常在設計反相器時，要求輸出波形對稱，也就是trtf。因為是在同一工藝條件下，NMOS和PMOS的柵氧化層的厚度相同。如果NMOS和PMOS的閾值電壓數值相等，則要求KPKN，由跨導系數的表達式，可以得到。由此可以得到一個在這種條件下的簡便計算方法：只要計算tf，并由此計算得到NMOS管的寬長比（W/L）N，將此值乘2.5就是PMOS管的（W/L）P，反之亦可。5）CMOS反相器的版圖實現反相器的版圖實現 確定了NMOS和PMOS晶體管的尺寸就可以進行版圖設計。8.5.2 與非門和或非門電路與非門和或非門電路1）工作原理）工作原理 二輸入與非門和二輸入或非門晶體

24、管級電路原理圖如圖8.12所示。VDDSGDCLINAINBOUTM1M2M3M4SSSDDDGGGVDDSCLINAINBM1M3M4SSDDGGGGDOUTM2SD （a） （b）圖8.12 二輸入與非門（a）和二輸入或非門（b）CMOS晶體管級電路n如圖所示，兩個PMOS管并聯與兩個串聯的NMOS管相連構成了二輸入與非門，兩個NMOS管并聯與兩個串聯的PMOS相連構成了二輸入或非門。2）與非門和或非門電路的設計）與非門和或非門電路的設計 大多數的邏輯門電路均可通過等效反相器進行設計，所謂等效反相器設計，實際上就是根據晶體管的串并聯關系，再根據等效反相器中相應晶體管的尺寸，直接獲得與非門中

25、各晶體管的尺寸的設計方法。8.5.2 與非門和或非門電路與非門和或非門電路8.5.2 與非門和或非門電路與非門和或非門電路 歸結起來，對具有n個輸入端的與非門電路，其中各MOS管的尺寸計算方法為：（1）將與非門中的n個串聯NMOS管等效為反相器中的NMOS管，將n個并聯的PMOS管等效為反相器中的PMOS管；（2）根據開關時間和有關參數的要求計算出等效反相器中的NMOS管與PMOS管的寬長比；8.5.2 與非門和或非門電路與非門和或非門電路（3）考慮到NMOS管是串聯結構，為保持下降時間不變，各NMOS管的等效電阻必須縮小n倍，亦即它們的寬長比必須是反相器中的NMOS管的寬長比的n倍；（4）為

26、保證在只有一個PMOS晶體管導通的情況下，仍能獲得所需的上升時間，要求各PMOS管的寬長比與反相器中PMOS管相同。 同理，對或非門也可以采用類似的方法計算各MOS管尺寸。3）版圖實現）版圖實現 根據CMOS數字集成電路版圖設計基本方法，可以將圖8.12（a）所示的兩輸入端與非門晶體管級電路圖直接轉換成圖8.13（a）所示的版圖結構。如果將MOS管設計成水平走向，便可得到圖8.13（b）所示的版圖。8.5.2 與非門和或非門電路與非門和或非門電路VddINAVssVddVssINBOUTINBINAOUT（a）按電路圖轉換 （b）MOS管水平走向設計圖8.13 與非門的版圖8.5.2 與非門和

27、或非門電路與非門和或非門電路 圖8.14給出了兩種不同結構的兩輸入端或非門的版圖。VddVssINBINAOUTVddVssINBINAOUT（a）輸入向左引線 （b）輸入向上引線圖8.14 或非門版圖8.5.3 CMOS傳輸門和開關邏輯傳輸門和開關邏輯1）工作原理）工作原理 MOS器件是一個典型的開關。當開關打開的時候，就可以進行信號傳輸，這時將它們稱為傳輸門。與普通MOS電路的應用有所不同的是，在MOS傳輸門中，器件的源端和漏端位置隨傳輸的是高電平或是低電平而發生變化，并因此導致VGS的參考點源極位置發生相應的變化。判斷源極和漏極位置的基本原則是電流的流向，對NMOS管，電流從漏極流向源極

28、；對PMOS管，電流從源極流向漏極。為防止發生PN結的正偏置，NMOS的P型襯底接地，PMOS的N型襯底接VDD。8.5.3 CMOS傳輸門和開關邏輯傳輸門和開關邏輯 CMOS傳輸門如圖8.15所示。OUTINCCCCINOUT（a） （b）圖8.15 CMOS傳輸門：（a）晶體管級電路，（b）符號2）CMOS傳輸門版圖傳輸門版圖 根據圖8.15（a）所示的CMOS傳輸門晶體管連接關系，得到對應的的版圖結構如圖8.16所示。8.5.3 CMOS傳輸門和開關邏輯傳輸門和開關邏輯O U TI NCC圖8.16 CMOS傳輸門版圖8.5.3 CMOS傳輸門和開關邏輯傳輸門和開關邏輯3）CMOS傳輸門

29、的應用傳輸門的應用 利用傳輸門，很容易實現由開關邏輯構成的門電路。F=AC+BCACBACCBBBAF=AB+AB（a） （b） 圖8.17 開關邏輯構成的兩種門電路：（a）與或門電路，（b）異或門電路8.5.3 CMOS傳輸門和開關邏輯傳輸門和開關邏輯 利用CMOS傳輸門的開關特點，還可將不同功能的門進行“線或”。圖8.18中的電路是以A、B為輸入信號的或非門和一個以C為輸入信號的反相器組成線或的例子。AEACBEEO U TABEECEEO U TVD DBC（a）晶體管級電路圖 （b）邏輯符號圖圖8.18 用傳輸門構成的線或電路8.5.4 動態動態CMOS邏輯邏輯 為減少電路中晶體管的數

30、目，人們開發了偽NMOS、傳輸門邏輯等數字電路結構，CMOS動態邏輯電路也是其中重要的一種，尤其在高速電路中得到廣泛應用。 圖8.19給出了動態CMOS邏輯的電路原理圖 。VDDCLKCLKIN1IN2IN3OUTCLPMOSNMOSN型邏輯樹VDDCLKAOUTCLPMOSNMOSB（a）一般形式 （b）N型邏輯樹示例圖8.19動態CMOS原理圖8.5.4 動態動態CMOS邏輯邏輯 該電路在時鐘信號CLK的作用下可以分為預充電（Precharge）和定值（Evaluation）兩個過程。 1）預充電 當CLK0時，PMOS管導通，輸出節點被預充電到電源電壓VDD，處于高電平“1”；NMOS管

31、截止，包含N型邏輯樹的下拉回路不起作用。 2）定值 當CLK1時，PMOS管截止，NMOS管導通，輸出電平取決于輸入信號電平和N型邏輯樹的拓撲結構。8.5.4 動態動態CMOS邏輯邏輯 若輸入電平使得N型邏輯樹導通，即在輸出節點到地（GND）之間構成通路，則輸出節點被放電到GND，處于低電平“0”；若輸入電平不能使N型邏輯樹導通，則輸出節點保持高電平“1”。 如圖8.19（b）所示，當信號A和B全為高電平時，N型邏輯樹導通，輸出為“0”，否則輸出保持為“1”。可見，該電路同樣實現了二輸入與非功能。然而，與靜態CMOS邏輯電路相比，當電路的扇入系數為N時，動態CMOS電路只需要N2個晶體管。 動

32、態CMOS邏輯電路雖然有效地減少了晶體管的數目，但電路直接級聯需要多相時鐘來錯開各級的“預充電”和“定值”階段。8.5.4 動態動態CMOS邏輯邏輯 為克服動態CMOS電路級聯時的不足，實際電路常采用動態CMOS和靜態CMOS組成的多米諾邏輯（Domino Logic）電路，其基本思想是在動態CMOS前、后級電路間插入反相器作為接口，如圖8.20所示。VDDCLKCLKIN1IN2PZPMOSNMOSN型邏輯樹ZCLPMOSNMOSINn圖8.20 多米諾單元示意圖8.6 數字電路標準單元庫簡介數字電路標準單元庫簡介 前面僅僅介紹了幾種最基本的數字邏輯單元的晶體管級設計，實際上，設計一個大規模

33、的數字集成電路需要一系列的基本單元，這些基本單元包括了不同輸入、不同速度以及不同驅動能力等具有多種性能的單元電路。所以，集成電路制造廠通常都有事先設計并驗證的由幾百個單元組成了單元庫。數字電路標準單元庫的設計都是在晶體管級進行的，單元庫中可能包括觸發器、全加器等功能模塊，它們的設計從本書的架構來講，應歸入下一章的模塊級設計。8.6.1 基本原理n集成電路基于標準單元的基本設計思想是：將各種人工設計好的、成熟的、優化的、版圖等高的功能模塊存儲在一個單元數據庫中。用戶根據設計要求，將電路分成各種模塊的連接組合，通過調用單元庫中已經設計好的標準單元來實現整個電路系統設計，設計者只需要完成標準單元之間

34、的互聯。8.6.1 基本原理基本原理 基于標準單元法的集成電路基本設計流程如圖8.21所示。 圖8.21 基于標準單元的IC設計流程圖8.6.1 基本原理基本原理 數字電路標準單元一般都是通過基于晶體管級的全定制設計實現的，包括了各種邏輯門、觸發器以及ALU等多種類型的功能模塊，每類都有一定的功能范圍。 1）邏輯門）邏輯門 2）驅動器）驅動器 3）多路轉換器）多路轉換器 4）觸發器）觸發器 5）鎖存器和移位寄存器）鎖存器和移位寄存器 6）緩沖單元）緩沖單元8.6.2 庫單元設計庫單元設計 對于標準單元設計EDA系統而言，標準單元庫應包含以下三個方面的內容： 1）邏輯單元符號庫與功能單元庫）邏輯

35、單元符號庫與功能單元庫 邏輯單元符號庫包含各種標準單元的名稱、邏輯單元的符號，并標有輸入輸出及控制端。功能單元庫是在標準單元版圖確定后，從中提取了分布參數并由EDA軟件進行模擬得到的電路單元性能，并將電路單元的功能描述成電路邏輯模擬與時序模擬所需要的功能庫形式。 8.6.2 庫單元設計庫單元設計2）拓撲單元庫）拓撲單元庫 拓撲單元庫是版圖主要特性的抽象表達，它去掉了版圖內部的具體細節，但包括版圖單元的寬度、高度、輸入輸出端口和控制端口的位置。拓撲單元庫保持了單元的主要特征，用它來進行標準單元的布局布線，可大大減少設計處理的數據量，提高版圖設計效率。 8.6.2 庫單元設計庫單元設計3）版圖單元

36、庫）版圖單元庫 版圖單元與工藝直接相關，是標準單元庫設計者根據工藝制造廠提供的幾何設計規則精心設計的全手工版圖，并以標準版圖數據格式存儲在計算機內，可供使用者直接調用。 標準單元庫中的版圖單元具有以下特性：（1）各版圖單元可以有不同的寬度，但必須具有相同的 高度；（2）單元的電源線和地線通常安排在單元的上下端，從單元的左右兩側同時出線，電源、地線在兩側的位置要相同，線的寬度要一致，以便單元間電源、地線的對接。同時，阱連接和襯底連接應該放在電源線和地線的下面。（3）單元的輸入/輸出端常安排在與電源和地線垂直的位置；8.6.2 庫單元設計庫單元設計8.6.2 庫單元設計庫單元設計 圖8.22給出了

37、一個簡單反相器的邏輯符號、單元拓撲和單元版圖。（a） （b） （c）圖8.22 反相器單元庫示例：（a）邏輯符號，（b）單元拓撲，（c）單元版圖 8.7 焊盤輸入輸出單元（I/O PAD） 任何一種集成電路的版圖結構都需要焊盤輸入/輸出模塊（I/O PAD）與芯片外部進行連接。與其他標準單元相同，這些I/O PAD通常也具有等高不等寬的外部形式，各模塊的電源、地線的寬度和相對位置仍是統一的，以便對接。所不同的是，I/O PAD單元的引線端位于單元的一邊（位于靠近內部陣列的一邊）。由于其外部形狀的規則性，所以，輸入、輸出或雙向單元屬于標準單元的范疇，它們是標準單元的內容之一。 I/O PAD通常

38、可分為：輸入模塊、輸出模塊、輸入/輸出雙向模塊。8.7.1 輸入單元輸入單元 輸入單元主要承擔對內部電路的保護，一般認為外部信號的驅動能力足夠大，輸入單元不必具備再驅動功能。因此，輸入單元的結構主要是輸入保護電路。 因為MOS器件的柵極有極高的絕緣電阻，當柵極處于浮置狀態時，由于某種原因（如觸摸），感應的電荷無法很快泄放掉。而MOS器件的柵氧化層極薄，這些感應的電荷使得MOS器件的柵極與襯底之間產生非常高的場強。該場強如果超過柵氧化層的擊穿極限，將發生柵極擊穿，使MOS器件失效。8.7.1 輸入單元輸入單元 為防止器件被擊穿，必須為這些電荷提供“泄放通路”，也就是輸入保護電路。輸入保護電路分為

39、單二極管、電阻結構和雙二極管、電阻結構兩種。輸入保護電路實際上就是通過二極管將輸入端信號鉗制在一定的范圍內。當電荷所產生的電壓超出了限制范圍，就被鉗制在限定的范圍內。當然，如果輸入的信號超出了這個范圍，同樣也會被鉗制。保護電路中的電阻可以是擴散電阻、多晶硅電阻或其他合金薄膜電阻，其典型值一般為500。8.7.1 輸入單元輸入單元 圖8.23是一種單二極管、電阻結構的保護電路和版圖形式。 圖8.24是一種雙二級管、電阻結構的保護電路和版圖形式。 圖8.23 單二極管、電阻保護電路 圖8.24雙二極管、電阻保護電路8.7.2 輸出單元輸出單元 輸出單元的主要任務是提供一定的驅動能力，防止內部邏輯過

40、負荷而損壞。另一方面，輸出單元還承擔了一定的邏輯功能，單元具有一定的可操作性。與輸入單元相比，輸出單元的電路形式比較多。 1）反相輸出）反相輸出I/O PAD（1）保證提供驅動能力的版圖設計考慮）保證提供驅動能力的版圖設計考慮 反相輸出就是內部信號經反相后輸出。這種反相器除了完成反相的功能外，另一個主要作用是提供一定的驅動能力。8.7.2 輸出單元輸出單元圖8.25 P阱硅柵CMOS反相輸出I/O PAD 圖8.25是一種P阱硅柵CMOS結構的反相輸出單元。由版圖可見，構成反相器的NMOS管和PMOS管的尺寸比較大，因此具有較大的驅動能力。 8.7.2 輸出單元輸出單元 圖8.26是將金屬鋁引

41、線去除后的版圖形式，通過這個圖可以清楚的看到器件的并聯結構和重摻雜隔離環的結構。圖8.26 去鋁后的反相器版圖8.7.2 輸出單元輸出單元 圖8.27給出了一個大尺寸NMOS管的版圖和剖面結構圖（注：該NMOS管的源端接地）。圖8.27 大尺寸NMOS管版圖結構和剖面圖8.7.2 輸出單元輸出單元 對于需要大面積接觸的區域，在設計引線孔時，為減輕工藝加工時的大小尺寸匹配的難度，也為了避免大面積接觸可能引起的金屬熔穿摻雜區的情況發生，通常采取多個接觸孔代替一個大的接觸孔的方案。此外，在輸入/輸出單元的設計中，為了形成襯底的電位接觸區，并吸收掉襯底中PN結的反向漂移電流，從而抑制可控硅效應的觸發，

42、通常都要設計重摻雜隔離環并連接到電源（N+環）或地（P+環）。在圖8.24、圖8.25和圖8.27所示的版圖中都采取了這些的措施。 8.7.2 輸出單元輸出單元（2）考慮前級驅動能力的版圖設計）考慮前級驅動能力的版圖設計 當考慮輸出單元的速度性能時，這些大尺寸器件、電路的設計就必須考慮前級的驅動問題。為了在不增加內部電路的負載的條件下獲得大的輸出驅動，可以采用奇數級的反相器鏈結構，如圖8.28所示。為滿足延時特性的要求，各反相器之間尺寸應滿足一定的比例要求，這個比例可以通過計算獲得。圖8.28 反相器鏈驅動結構8.7.2 輸出單元輸出單元 如果一個內部反相器能夠在規定的時間內將一個與其相同的反

43、相器驅動到規定的電壓值，假設反相器的輸入電容等于Cg，則當驅動一個輸入電容為fCg的反相器達到相同的電壓值所需的時間為f。如果負載電容CL和Cg的比值CL/Cg = Y時，則直接用內部反相器驅動該負載電容所產生的總延遲時間為ttol = Y。 如果采用反相器鏈的驅動結構，器件的尺寸逐級放大f倍，則每一級所需的時間都是f ，N級反相器需要的總時間是Nf。由于每一級的驅動能力放大f倍，N級反相器的驅動能力就放大了f N倍，所以f NY。對此式兩邊取對數，得 （8.13）fYNlnln反相器鏈的總延遲時間為YlnflnffNttol（8.14）8.7.2 輸出單元輸出單元8.7.2 輸出單元輸出單元 理論計算表明，當f = e時，反相器鏈的延遲時間最小，等于 ，此時的反相器鏈的級數NlnY。當然，實際設計中必須取整。 通過比較 和 ，可以看到直接驅動與反相器鏈驅動大電容負載時的差異，圖8.29給出了 和Y 進行計算的一些結果。圖中，當采用內部反相器直接驅動負載時，總延遲時間和Y是線性關系 （圖中的45斜線）。當采用反相器鏈驅動負載時，假設反相器尺寸放大比例f分別為1.5、2.7、5、10、 15，則各反相器鏈總延遲時間函數如圖中的對數曲線所示。 YlneY