1、EDA實驗報告基于FPGA技術實現62256 Sram芯片的讀寫控制及校驗器的Quartus II程序設計指導教師： 學號姓名： 實驗小組成員： 一、實驗目的及程序設計性能要求：如右圖所示，為62256芯片關鍵圖，管腳功能介紹如下：A0 A14        地址總線(Address) D0 /D7          輸入/輸出口(Input/output) CS    

2、60;              端口選擇(Chip select) WE                 輸入始能(Write enable) OE           

3、0;      輸出始能(Output enable) VCC               電源始能(Power supply) VSS                 接地(Ground)性能要求：進行芯片進行工作室，

4、CS，OE端口應置低電平。進行寫操作時，WE端口信號應為負脈沖，進行讀操作時WE端口應置高電平。所需設計的控制校驗功能如下：正確輸出62256芯片所需的使能端信號。在進行校驗工作時，正確的控制讀寫控制端口WE的電平狀態，并順利輸入與輸出地址信號及數據信號，并進行實時校驗。校驗的具體要求是，共分為兩步：第一，向62256芯片中輸入地址與數據信號，其中奇數地址輸入55，偶數地址輸入AA。直到向所有內存（32KB）中寫入數據后，進行讀操作。此時將讀入的數據與芯片內實時運算的，內存中應該有的數值進行比較，若值相同則輸出為1，否則輸出為0。第二步基本與第一步相同，只需改變奇地址輸入為AA，偶地址輸入為5

5、5。二、程序設計部分1.設計方案框圖：數據時鐘信號校驗結果控制地址SRAM62256存儲器校驗電路復位控制2.程序狀態轉移圖：Addr<=2fh/DoutAddr<=2fhAddr>2fhAddr>2fh3.程序流程圖：初始化檢驗步數Quan=0YNNNwr 負脈沖addr<=addr+1奇地址data_reg<=55偶地址data_reg<=AAwr=1addr=addr+1奇地址data_reg<=55偶地址data_reg<=AAaddr>2fhaddr>2fhdata=data_reg驗證正確dout=1驗證錯誤dout

6、=0結束YYYNNNwr 負脈沖addr<=addr+1奇地址data_reg<=AA偶地址data_reg<=55wr=1addr=addr+1奇地址data_reg<=AA偶地址data_reg<=55addr>2fhaddr>2fhdata=data_reg驗證正確dout=1驗證錯誤dout=0結束YYYN4Verilog HDL程序源代碼：module wyw(clk, addr , wr, ce, oe, data, dout,areset,data_reg, realaddr);inout7:0 data;input areset;inp

7、ut clk;outputwr,oe,ce;output14:0 addr;output dout;output 7:0 data_reg;reg14:0addr;output14:0 realaddr;reg14:0realaddr;wire7:0 data;wirece=0;wire oe=0;reg wr;reg dout;parameter Idle=3'h0, Write_begin=3'h1, Write_end =3'h2, Read_begin =3'h3, Read_end =3'h4;reg qiuyu;reg quan;reg2:0

8、 STATE;reg7:0 data_reg;/程序輸入輸出端口及狀態定義assign data=wr?data_reg:8'hzz;/定義雙向數據端口data的值always (posedge areset or posedge clk )/時鐘上升沿激勵及異步復位beginif (areset) /異步復位設置begin wr<=1'b0;data_reg<=8'h00;addr<=15'b0;dout<=1'b0;STATE<=Idle;end elsebegin case(STATE)/非復位情況下程序運行，狀態判斷

9、Idle: /第一狀態Idle的定義begin wr<=1; addr<=15'b0; realaddr<=15'b0; data_reg<=8'h00; STATE=Write_begin; dout<=1'b0; qiuyu<=1'b0; quan<=quan;/校驗步數設定，1,2循環 end Write_begin:/第二狀態Write_begin的定義 begin addr=addr+15'h1; /地址自加一realaddr=addr-15'h1; /由于波形顯示時直接顯示地址自加一結

10、果，因此加入一個真實地址的顯示 wr<=wr;/We輸出負脈沖的設定if (quan)/校驗步數判斷，并輸入不同數據beginqiuyu<=addr%2;/奇偶地址判斷，并存入不同數據if(qiuyu)begindata_reg<=8'h55;endelse begindata_reg<=8'h0AA; end STATE=Write_end;endelsebeginqiuyu<=addr%2;if(qiuyu)begindata_reg<=8'h0AA;endelse begindata_reg<=8'h55; end

11、 STATE=Write_end; end endWrite_end: /第三狀態Write_end定義 begin wr<=wr; /We輸出負脈沖的設定 if(addr=15'h02f)/內存地址滿后轉入讀校驗 begin STATE=Read_begin; addr<=15'h0;qiuyu<=1'b0;end elseSTATE=Write_begin; /內存地址未滿時繼續寫數據end Read_begin: /第三狀態Read_begin定義begin/與寫入時同理，校驗器內部data_reg寄存器產生正確的地址數據 addr=addr+1

12、5'h1; realaddr=addr-15'h1; wr=0;if (quan)beginqiuyu<=addr%2; if(qiuyu) begin data_reg<=8'h55; STATE=Read_end; end else begin data_reg<=8'h0AA; STATE=Read_end; endendelsebeginqiuyu<=addr%2; if(qiuyu)begindata_reg<=8'h0AA;STATE=Read_end;end else begin data_reg<=8&

13、#39;h55; STATE=Read_end; endend end Read_end : /第五狀態Read_end定義beginif(addr=15'h02f)/校驗完畢后轉入第一狀態執行下一步讀寫校驗 beginSTATE=Idle; addr<=15'h0;end elsebeginif(data=data_reg) /從內存中讀入數據，與寄存器內此地址的正確數據進行比較begindout<=1'b1;/比較相同，結果輸出1 STATE=Read_begin; end elsebegindout<=1'b0;/比較不同，結果輸出0 S

14、TATE=Read_begin;endend end default: STATE=Idle; endcaseendendendmodule三、程序仿真及驗證。1功能波形仿真2時序波形仿真4.RTL級電路模擬四、實驗心得及總結：本實驗邏輯復雜，程序編寫難度大，要求實現功能多。本實驗編寫時曾參考網上的類似程序流程，但程序整體經過大幅修改及優化。在程序編寫過程中，曾出現如下問題：1. 邏輯關系及變量過于復雜使得程序編寫陷入困境。2. 關于阻塞賦值與非阻塞賦值的方式選擇失誤，曾長時間引起程序仿真時結果錯誤。3. 網上下載的程序有先天不足級錯誤。以上問題的解決方法：1. 從最外層邏輯關系入手，一步一步細化邏輯關系以及程序運行流程，通過形象的流程圖及狀態轉移圖來使程序結構清晰簡化，大大加快編程進度。2. 認真閱讀了書本上關于阻塞賦值與非阻塞賦值的相關內容，并結合仿真時的直觀錯誤，對每一個變量進行篩選，最后通過修改地址賦值語句為阻塞賦值，成功解決錯誤。3. 借鑒