3

邏輯門電路3.1MOS邏輯門電路3.2

TTL邏輯門電路*3.3

射極耦合邏輯門電路*3.4

砷化鎵邏輯門電路3.5

邏輯描述中的幾個問題3.6

邏輯門電路使用中的幾個實際問題3.7

用VerilogHDL描述邏輯門電路1教學基本要求：1、了解半導體器件的開關特性。2、熟練掌握基本邏輯門（與、或、與非、或非、異或門）、三態門、OD門（OC門）和傳輸門的邏輯功能。3、學會門電路邏輯功能分析方法。4、掌握邏輯門的主要參數及在應用中的接口問題。3.

邏輯門電路23.1MOS邏輯門3.1.1

數字集成電路簡介3.1.2

邏輯門的一般特性3.1.3

MOS開關及其等效電路3.1.4

CMOS反相器3.1.5

CMOS邏輯門電路3.1.6

CMOS漏極開路門和三態輸出門電路3.1.7

CMOS傳輸門3.1.8

CMOS邏輯門電路的技術參數3.1.9

NMOS門電路31、邏輯門:實現基本邏輯運算和復合邏輯運算的單元電路。2、邏輯門電路的分類二極管門電路三極管門電路TTL門電路MOS門電路PMOS門CMOS門邏輯門電路分立門電路集成門電路NMOS門3.1.1

數字集成電路簡介41.CMOS集成電路:CMOS集成電路是在TTL電路之后出現的一種數字集成器件。由于制造工藝的不斷改進，CMOS電路已成為占主導地位的邏輯器件，其工作速度已經趕上甚至超過TTL電路，它的功耗和抗干擾能力則優于TTL，且費用較低，因此廣泛應用于超大規模、甚大規模集成電路。

4000系列74HC74HCT74VHC74VHCT速度慢與TTL不兼容抗干擾功耗低74LVC74VAUC速度加快與TTL兼容負載能力強抗干擾功耗低速度兩倍于74HC與TTL兼容負載能力強抗干擾功耗低低(超低)電壓速度更加快與TTL兼容負載能力強抗干擾功耗低3.1.1數字集成電路簡介5

74系列74LS系列74AS系列74ALS2.TTL集成電路:TTL是應用最早，技術比較成熟的集成電路，曾被廣泛應用。大規模集成電路的發展要求每個邏輯單元電路的結構簡單，并且功耗低。TTL電路不能滿足這個條件，因此逐漸被CMOS電路取代。由于TTL技術在整個數字集成電路設計領域中的歷史地位和影響，很多數字系統仍采用TTL技術。－－－－使用肖特基勢壘二極管（BSD）以避免BJT工作在飽和狀態，從而提高工作速度。廣泛應用于中大規模集成電路。6

ECL也是一種雙極型數字集成電路，其基本器件是差分對管。飽和型的TTL電路中，晶體三極管作為開關在飽和區和截止區切換，其退出飽和區需要的時間較長。而ECL電路中晶體三極管不工作在飽和區，因此工作速度極高。但是ECL器件功耗比較高，不適合制成大規模集成電路，因此不像CMOS或TTL系列被廣泛應用。ECL電路主要用于高速或超高速數字系統或設備中。

砷化鎵是繼鍺和硅之后發展起來的新一代半導體材料。由于砷化鎵器件中載流子的遷移能力非常高，因而其工作速度比硅器件快得多，并且具有功耗低和抗輻射的特點，已成為光纖通信、移動通信以及全球定位系統等應用的首選電路。73.1.2邏輯門電路的一般特性1.輸入和輸出的高、低電平輸出高電平的下限值

VOH(min)輸入高電平的下限值VIH(min)輸出低電平的上限值

VOL(max)

vO

vI

驅動門G1

負載門G2

1

1

輸出高電平+VDD

VOH(min)VOL(max)

0

G1門vO范圍

vO

輸出低電平

輸入高電平VIH(min)

VIL(max)

+VDD

0

G2門vI范圍

輸入低電平

vI

輸入低電平的上限值VIL(max)第3周周二34節1305、1306班8VNH

—當前級門輸出高電平的最小值時允許負向噪聲電壓的最大值。負載門輸入高電平時的噪聲容限：VNL—當前級門輸出低電平的最大值時允許正向噪聲電壓的最大值。負載門輸入低電平時的噪聲容限：2.

噪聲容限VNH=VOH(min)－VIH(min)

VNL=VIL(max)－VOL(max)在保證輸出電平不變的條件下，輸入電平允許波動的范圍。它表示門電路的抗干擾能力

1

驅動門

vo

1

負載門

vI

噪聲

9類型參數74HCVDD=5V74HCTVDD=5V74LVCVDD=3.3V74AUCVDD=1.8VtPLH或tPHL(ns)782.10.93.傳輸延遲時間傳輸延遲時間是表征門電路開關速度的參數，它說明門電路在輸入脈沖波形的作用下，其輸出波形相對于輸入波形延遲了多長的時間。表3.1.3幾種CMOS電路傳輸延遲時間CMOS電路傳輸延遲時間

tPHL

輸出

50%

90%

50%

10%

tPLH

tf

tr

輸入

50%

50%

10%

90%

圖3.1.2門電路傳輸延遲波形圖10

通常輸出波形下降沿、上升沿的中點與輸入波形對應沿中點之間的時間間隔，分別用tpLH和tpHL表示，由于CMOS門電路輸出級的互補對稱性，其tpLH和tpHL相等。有時也用平均傳輸延遲時間這一參數，即tpd=(tpLH+tpHL)/2。CMOS電路傳輸延遲時間

tPHL

輸出

50%

90%

50%

10%

tPLH

tf

tr

輸入

50%

50%

10%

90%

圖3.1.2門電路傳輸延遲波形圖114.功耗靜態功耗：指的是當電路沒有狀態轉換時的功耗，即門電路空載時電源總電流ID與電源電壓VDD的乘積。動態功耗：指的是電路在輸出狀態轉換時的功耗，它主要由兩部分組成。一部分是由于電路輸出狀態轉換的瞬間，其等效電阻比較小，從而導致有較大的電流VDD經CMOS電路流入地，表示為。另一部分是因為CMOS管的負載通常是電容性的，當輸出由高電平到低電平，或者由低電平到高電平轉換時，會對電容進行充、放電，表示為。f為輸出信號的轉換頻率。125.延時功耗積由此得到CMOS電路總的動態功耗為對于TTL門電路來說，靜態功耗是主要的。CMOS門電路的靜態功耗非常低，在工作頻率較高時CMOS門電路有較大的動態功耗。延時功耗積是速度功耗綜合性的指標，用符號DP表示，13扇入數：取決于邏輯門的輸入端的個數。6.扇入與扇出數扇出數：是指其在正常工作情況下，所能帶同類門電路的最大數目。扇出數的計算要考慮兩種情況：一種是負載電流從驅動門流向外電路，稱為拉電流負載；另一種情況是負載電流從外電路流入驅動門，稱為灌電流。14

高電平扇出數:IOH:驅動門的輸出端為高電平電流IIH:負載門的輸入電流。(1)拉電流工作情況當負載門的個數增加時，總的拉電流將增加，會引起輸出高電壓的降低。但不得低于輸出高電平的下限值，這就限制了負載門的個數。 圖3.1.4扇出數的計算（a）拉電流負載15(2)灌電流工作情況當負載門的個數增加時，總的灌電流IOL將增加，同時也將引起輸出低電壓VOL的升高。當輸出為低電平，并且保證不超過輸出低電平的上限值。IOL

：驅動門的輸出端為低電平電流 IIL：負載門輸入端電流之和 圖3.1.4扇出數的計算（b）灌電流負載16一般邏輯器件的數據手冊(datasheet)中，并不給出扇出數，而必須用計算或用實驗的方法求得，并注意在設計時留有余地，以保證數字電路或系統能正常的運行。在實際的工程設計中，如果輸出高電平電流IOH與輸出低電平電流IOL不相等，則，常取二者中的最小值。對于CMOS門電路扇出數的計算分兩種情況，一種是帶CMOS負載，另一種是帶TTL負載。負載類型不同，數據手冊中給出的IOH和IOL也不同。17電路類型電源電壓/V傳輸延遲時間/ns靜態功耗/mW延時－功耗積/mW-ns直流噪聲容限輸出邏輯擺幅/VVNL/VVNH/VTTLCT54/74＋510151501.22.23.5CT54LS/74LS＋57.52150.40.53.5HTL＋158530255077.513ECLCE10K系列－5.2225500.1550.1250.8CE100K系列－4.50.7540300.1350.1300.8CMOSVDD=5V＋5455×10－3225×10－32.23.45VDD=15V＋151215×10－3180×10－36.59.015高速CMOS＋581×10－38×10－31.01.55

各類數字集成電路主要性能參數的比較183.1.3

MOS開關及其等效電路1.MOS管的開關作用

MOS管作為開關電路在數字電路或系統中應用非常廣泛，其作用對應于有觸點開關的“斷開”和“閉合”，但在速度和可靠性方面比機械開關優越的多。圖3.1.5MOS管開關電路及其輸出特性曲線NMOS管構成的反相器19:MOS管截止，輸出高電平。當υI

<VT當υI

>VT：并且使得時，MOS管工作在飽和區。隨著VI的增加，ID增加，VDS隨之下降，MOS管最后工作在可變電阻區，輸出低電平。20由此可見，MOS管相當于一個由vGS控制的無觸點開關。MOS管工作在可變電阻區，相當于開關“閉合”，輸出為低電平。MOS管截止，相當于開關“斷開”輸出為高電平。當輸入為低電平時：當輸入為高電平時：圖3.1.6MOS管的開關等效電路21圖3.1.7MOS管的開關電路波形2.MOS管的開關特性在圖3.1.7（a）所示MOS管的開關電路的輸入端，加入一個理想的脈沖波形，如圖3.1.7所示。由于MOS管中柵極與襯底間電容、漏極與襯底間電容、柵極與漏極電容以及導通電阻的存在，在其導通和閉合間轉換時，不可避免地受到電容充放電的影響。223.1.4

CMOS反相器1.工作原理+VDD+10VD1S1vivOTNTPD2S20V+10V圖3.1.8CMOS反相器圖3.1.8為CMOS反相器電路，由N溝道和P溝道兩種MOSFET組成。兩只MOS管的柵極連在一起作為輸入端；它們的漏極連在一起作為輸出端。為了電路能正常工作，要求電源電壓VDD大于兩只MOS管的開啟電壓的絕對值之和。23AL1vivGSNvGSPTNTPvO0V0V-10V截止導通10V10V10V0V導通截止0VVTN=2VVTP=-2V邏輯圖邏輯表達式vi(A)0vO(L)1邏輯真值表10+VDD+10VD1S1vivOTNTPD2S20V+10V圖3.1.8CMOS反相器24P溝道MOS管輸出特性曲線坐標變換輸入高電平時的工作情況輸入低電平時的工作情況作圖分析：由此可知，基本CMOS反相器近似于一個理想的邏輯單元，其輸出電壓接近于零或＋VDD，而功耗幾乎為零。252.電壓傳輸特性和電流傳輸特性電壓傳輸特性圖3.1.11CMOS反相器的傳輸特性(a)電壓傳輸特性(b)電流傳輸特性263.工作速度在由于電路具有互補對稱的性質，它的開通時間與關閉時間是相等的。CMOS反相器平均延遲時間約為：10ns。

圖3.1.12CMOS反相器在電容負載下的工作情況27A

BTN1TP1

TN2TP2L00011011截止導通截止導通導通導通導通截止截止導通截止截止截止截止導通導通1110與非門1.與非門電路AB&(a)電路結構(b)工作原理VTN=2VVTP=-2V0V10VN輸入的與非門的電路?3.1.5CMOS邏輯門vA+VDD+10VTP1TN1TP2TN2ABLvBvL圖3.1.13CMOS與非門28或非門2.CMOS或非門A

BTN1TP1TN2TP2L00011011截止導通截止導通導通導通導通截止截止導通截止截止截止截止導通導通1000AB≥10V10VVTN=2VVTP=-2VN輸入的或非門的電路的結構?+VDD+10VTP1TN1TN2TP2ABL圖3.1.14CMOS或非門293.異或門電路圖3.1.15異或非門304.輸入、輸出保護電路和緩沖電路采用緩沖電路能統一參數，使不同內部邏輯集成邏輯門電路具有相同的輸入和輸出特性。圖3.1.16實際集成CMOS門電路結構圖31（1）輸入端保護電路:(1)0<vI

<VDD+vDF(2)vI

>

VDD+vDF

二極管導通電壓：vDF(3)vI

<

-

vDF

當輸入電壓不在正常電壓范圍時,二極管導通，限制了電容兩端電壓的增加,保護了輸入電路。D1、D2截止D1導通,D2截止vG

=

VDD+vDFD2導通,D1截止vG

=

-

vDF

RS和MOS管的柵極電容組成積分網絡，使輸入信號的過沖電壓延遲且衰減后到柵極。

D2---分布式二極管(iD大)圖3.1.17輸入保護電路及緩沖電路32（2）CMOS邏輯門的緩沖電路輸入、輸出端加了反相器作為緩沖電路，所以電路的邏輯功能也發生了變化。增加了緩沖器后的邏輯功能為與非功能。圖3.1.18帶緩沖級的CMOS與非門的邏輯圖331.CMOS漏極開路門（1）CMOS漏極開路門的提出輸出短接，在一定情況下會產生低阻通路，大電流有可能導致器件的損毀，并且無法確定輸出是高電平還是低電平。這一問題可以采用漏極開路門來解決。所謂漏極開路是指CMOS門輸出電路只有NMOS管，并且它的漏極是開路的。3.1.6CMOS漏極開路（OD）門和三態輸出門電路+VDDTN1TN2AB+VDDAB01圖3.1.19普通CMOS門電路輸出端相連34（2）漏極開路門的結構與邏輯符號(c)可以實現線與功能。+VDDVSSTP1TN1TP2TN2ABL電路邏輯符號(b)與非邏輯不變；漏極開路門輸出連接(a)工作時必須外接電源和電阻;35(3)上拉電阻對OD門動態性能的影響Rp的值愈小，負載電容的充電時間常數亦愈小，因而開關速度愈快。但功耗大,且可能使輸出電流超過允許的最大值IOL(max）

。電路帶電容負載10CLRp的值大，可保證輸出電流不能超過允許的最大值IOL(max）、功耗小。但負載電容的充電時間常數亦愈大，開關速度因而愈慢。由于驅動門的輸出電容、負載門的輸入電容以及接線電容的存在，上拉電阻Rp的大小必將影響OD門的開關速度。36最不利的情況：只有一個OD門導通，110為保證低電平輸出OD門的輸出電流不能超過允許的最大值IOL(max)且VO=VOL(max），RP不能太小。當VO=VOLIIL（total)IOL（max)+VDDIILRP&&&&n…&m&…k圖3.1.22計算OD門上拉電阻Rp的工作情況37當VO=VOH+VDDRP&&&&n…&m&…111IIH（total)I0H（total)為使得高電平不低于規定的VIH的最小值，則Rp的選擇不能過大。Rp的最大值Rp(max)

：

圖3.1.22計算OD門上拉電阻Rp的工作情況第3周周五34節305、1306班382.三態(TSL)輸出門電路

利用OD門雖然可以實現線與的功能，但外接電阻Rp的選擇要受到一定的限制而不能取得太小，因此影響了工作速度。同時它省去了有源負載，使得帶負載能力下降。為保持推拉式輸出級的優點，又能作線與連接，人們開發了一種三態輸出門電路，它的輸出除了具有一般門的兩種狀態，還具有高阻態，又稱為禁止態。3910011截止導通111高阻

×0

輸出L輸入A使能EN001100截止導通010截止截止X1邏輯功能：高電平有效的同相邏輯門01圖3.1.24高電平使能三態輸出門電路403.1.7CMOS傳輸門(雙向模擬開關)

1.CMOS傳輸門電路電路邏輯符號υI

/υOυo/υIC等效電路圖3.1.26CMOS傳輸門CMOS傳輸門由一個P溝道和一個N溝道增強型MOSFET并聯而成。412、CMOS傳輸門電路的工作原理

設TP:|VTP|=2V，TN:VTN=2I的變化范圍為－5V到+5V。

5V+5V5V到+5VGSN<VTN,TN截止GSP=5V(-5V到+5V)=(10到0)V開關斷開，不能轉送信號GSN=-5V(－5V到+5V)=(0到-10)VGSP>0,TP截止1）當c=0，c=1時c=0=-5V，c

=1=+5V42

C

TP

vO/vI

vI/vO

+5V

0V

TN

C

+5V5VGSP=