1、同步電路設計中CLOCK SKEW的分析  作 者：康軍 黃克勤 張嗣忠       摘  要：Clock shew是數字集成電路設計中一個重要的因素。本文比較了在同步電路設計中0clock shew和非0clock shew時鐘分布對電路性能的影響，分析了通過調整時鐘樹中CLOCK SKEW來改善電路性能的方法，從而說明非0clock shew時鐘分布是如何提高同步電路運行的最大時鐘頻率的。        關鍵詞：clock shew；同步電路

2、；時鐘樹；時鐘信號 1 引言      在當前的數字集成電路設計中，同步電路占了很大部分。所謂同步電路，也就是電路中的數據鎖存是由一個或多個分布在全電路中的時鐘信號來控制的。同步電路中包含三種主要結構：組合電路、時序電路和時鐘分布網絡。組合電路用來實現各種邏輯計算；時序電路作為存儲單元，用來存儲由時序電路計算得到的邏輯值；時鐘分布網絡的作用是向整個電路中的時序邏輯提供正確的時鐘信號，以達到使整個電路正確運行的目的。同步電路中這三種結構之間的關系可用圖1來表示。      可以看出，時鐘網絡在同步

3、系統中的作用非常重要，正確的時鐘網絡可以避免在同步電路中出現競爭冒險及邏輯錯誤。只有保證到達各個時序單元（包括寄存器、鎖存器）的時鐘信號的時序是正確的，才能保證時序單元在每個時鐘周期鎖存得到正確的邏輯值，從而保證整個電路功能的正確。    當前比較流行的時鐘分布網絡是一種樹形結構（以下簡稱時鐘樹，見圖2）。 2 CLOCK SKEW問題的提出    由于時鐘信號要提供給整個電路的時序單元，從而導致時鐘線非常長，并構成分布式RC網絡。它的延時與時鐘線的長度及被時鐘線驅動的時序單元的負載電容、個數有關，由于時鐘線長度及負載不同，會導致時鐘

4、信號到達相鄰兩個時序單元的時間不同，于是產生所謂的CLOCK SKEW。    圖3所示是為一條局部路徑，R1、R2為兩個寄存器，C1和C2來自同一個時鐘源，時鐘信號沿時鐘樹到達寄存器R1和R2的延遲時間分別為TC1和TC2，用Tskew表示它們之間的CLOCK SKEW，則有Tskew=TC1-TC2。當C1比C2后到時，Tskew為正，當C1比C2先到時，Tskew為負。     在時鐘樹中應如何合理安排CLOCK SKEW，才能使電路工作在最優性能狀態呢？    以下我們以邊沿觸發的觸發器作為時序單

5、元，來討論CLOCK SKEW的問題。為方便討論，先介紹幾個和觸發器有關的概念。    （1）Setup Time（Ts）：觸發器建立時間。即要求數據端信號在時鐘信號觸發沿到來之前提前到達的最小時間，以保證時鐘信號到來時數據端信號能被正確鎖存。    （2）Hold Time（Th）：保持時間。即要求在時鐘信號觸發沿到來之后，數據端信號仍然維持的最小時間，以保證數據能被正確鎖存。    （3）Dcq：時鐘端到觸發器輸出端Q的延時。它表示在時鐘觸發沿來到之后輸入端數據被鎖存并通過觸發器的時間（假設輸入端數據

6、在這之前已經穩定）。3 對同步電路中CLOCK SKEW的分析    下面我們仍以圖3中的電路為例。假設圖中組合邏輯電路部分的延時為Dp，時鐘周期為Tcp。通過以下推導，可以得出Tskew要滿足兩個條件：    （1）第K個時鐘周期的時鐘信號到達R1的時間為KTcp+TC1，第K+1個時鐘周期的時鐘信號到達R2的時間為（K+1）Tcp+Tc2。第K個時鐘周期數據信號經R1鎖存后到達R2數據端的時間為KTcp+Tc1+Dcq+Dp。考慮到建立時間（Ts）的要求，這個時間應比第K+1個時鐘周期的時鐘信號到達R2的時間提前Ts，所以有下式：

7、（2）考慮到保持時間（Th）的要求，第K個時鐘周期數據信號經R1鎖存后到達R2數據端的時間應比第K個時鐘信號到達R2的時間晚Th，有下式：要使電路正常運行，相鄰兩個觸發器之間的CLOCK SKEW必須滿足以上式（2）、式（4）兩式。當式（2）不滿足時，稱發生了setup violation，參見圖4；當式（4）不滿足時，稱發生了hold violation，參見圖5。    從以上兩式可以看出，當發生了setup violation時可以通過延長時鐘周期（Tcp），即降低系統頻率來解決；而當發生了hold violation時，電路一定無法正確工作，即使增加時鐘周

8、期也無法改善。因此hold violation是一定要避免的。    式（2）、（4）兩式決定了在給定系統時鐘頻率的情況下，相鄰兩個觸發器（或鎖存器）之間CLOCK SKEW應滿足的范圍。通過合理插入時鐘樹來使得時鐘信號幾乎同時到達所有觸發器，從而相鄰觸發器之間的CLOCK SKEW為0（或接近0）。 4 對CLOCK SKEW的優化方法    圖6所示為兩條相鄰路徑。現利用它來說明如何通過優化CLOCK SKEW來改善電路性能。    圖中各個觸發器的Dcq（時鐘到輸出端延時）都為2ns，R1和R2之間

9、的組合邏輯1和連線延時共為6ns，R2和R3之間的組合邏輯2和連線延時共為10ns。因為后者大于前者，所以R2到R3之間的路徑為關鍵路徑。如果C1，C2，C3同時到達各個觸發器（在時鐘樹中的延時都為5ns），即CLOCK SKEW為0，則時鐘可以達到的最高頻率是由關鍵路徑決定，為1/（10+2）=83MHz。    通過調整這三個時鐘信號到達各個觸發器的CLOCK SKEW，我們可以提高這一最高頻率。具體方法為設法減小時鐘信號到達R2觸發器的延時，使之等于3.5ns，即時鐘到達R2的時間比到達R3的時間少1.5ns（C2先于C3到達觸發器）。這樣就給了R2和R3之

10、間的信號傳輸以更多的時間。則此時最高頻率可達到1/（10+2-1.5）=95MHz，系統的頻率性能提高了14%。     注意：調整后的CLOCK SKEW必須要滿足上面的式（2）、（4）。    同樣是圖6，如果假設R1和R2之間的組合邏輯1和連線延時共為10ns；R2和R3之間的組合邏輯2和連線延時共為6ns。則當CLOCK SKEW為0時，時鐘頻率最高為83MHz。但當增加時鐘信號到達R2觸發器的延時，使之等于6.5ns后，最高時鐘頻率仍舊可以提高至95MHz。    由以上分析可知，合理的安排關鍵

11、路徑中相鄰觸發器的CLOCK SKEW，可以大幅度提高整個電路的最高工作頻率，從而優化電路的性能。    基于當前數字集成電路設計中插入時鐘樹的的形式，可以通過在時鐘樹中選用不同尺寸的CLOCK BUFFER以改變時鐘信號到達觸發器的延時，從而改變CLOCK SKEW的方法來優化電路的時序，使電路工作在最優性能。下表列出了某種特定工藝下不同尺寸的CLOCK BUFFER對應的延時情況。     通過選用較小尺寸的CLOCK BUFFER，一方面可以增加時鐘的延時來改變CLOCK SKEW，還可以減小功耗。5 結論  

12、;  插入時鐘樹時設法使時鐘信號同時到達芯片上所有觸發器（或CLOCK SKEW基本等于0），雖然可以保證整個電路正確工作，但卻不一定使電路工作在最優性能下。針對具體的路徑延時，特別是關鍵路徑的延時，合理地調整時鐘信號到達各個觸發器（或鎖存器）的時序，也就是合理調整CLOCK SKEW，可以大幅度提高電路的工作頻率。    本文只對同步電路中只有一個時鐘源的情況下，CLOCK SKEW的問題進行了分析，這種分析同樣適用于當前SOC設計中多時鐘域的情況，只要針對每個時鐘信號分別運行以上分析方法進行CLOCK SKEW的優化即可。 參考文獻 1 

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