1、Verilog HDV 數字設計與綜合實驗報告微電子0901班姓名 ： 袁東明 _ 學號：_04094026一、 實驗課題：1. 八選一數據選擇器2. 四位數據比較器二、八選一數據選擇器Verilog程序：2.1主程序 module option(a,b,c,d,e,f,g,h,s0,s1,s2,out); input 2:0 a,b,c,d,e,f,g,h; input s0,s1,s2; output 2:0 out; reg 2:0 out; always(a or b or c or d or e or f or g or h or s0 or s1 or s2) begin case

2、(s0,s1,s2) 3d0 : out=a; 3d1 : out=b; 3d2 : out=c; 3d3 : out=d; 3d4 : out=e; 3d5 : out=f; 3d6 : out=g; 3d7 : out=h;endcaseendendmodule2.2激勵程序module sti; reg 2:0 A,B,C,D,E,F,G,H; reg S0,S1,S2; wire 2:0 OUT; option dtg(A,B,C,D,E,F,G,H,S0,S1,S2,OUT); initial begin A=3d0;B=3d1;C=3d2;D=3d3;E=3d4;F=3d5;G=3

3、d6;H=3d7;S0=0;S1=0;S2=0;#100 A=3d0;B=3d1;C=3d2;D=3d3;E=3d4;F=3d5;G=3d6;H=3d7;S0=0;S1=0;S2=1;#100 A=3d0;B=3d1;C=3d2;D=3d3;E=3d4;F=3d5;G=3d6;H=3d7;S0=0;S1=1;S2=0;#100 A=3d0;B=3d1;C=3d2;D=3d3;E=3d4;F=3d5;G=3d6;H=3d7;S0=0;S1=1;S2=1;#100 A=3d0;B=3d1;C=3d2;D=3d3;E=3d4;F=3d5;G=3d6;H=3d7;S0=1;S1=0;S2=0;#100

4、 A=3d0;B=3d1;C=3d2;D=3d3;E=3d4;F=3d5;G=3d6;H=3d7;S0=1;S1=0;S2=1;#100 A=3d0;B=3d1;C=3d2;D=3d3;E=3d4;F=3d5;G=3d6;H=3d7;S0=1;S1=1;S2=0;#100 A=3d0;B=3d1;C=3d2;D=3d3;E=3d4;F=3d5;G=3d6;H=3d7;S0=1;S1=1;S2=1; end endmodule三、四位數據比較器 3.1主程序module fourcompare(a,b,c); input3:0 a,b; output 1:0 c; reg1:0 c; alway

5、s(a or b) begin if(ab) c=2d2; else if(aB(10)、A=B(00)或AB(01);觀察波形當輸入數據當A=0000，B=0001，輸出結果為01當A=0010，B=0001，輸出結果為10當A=0001，B=0001，輸出結果為00 經分析其仿真結果與理論相符合，說明了其設計的正確性。4.2 實驗心得這次實驗與上次相比有明顯的進步，通過這次實驗我對modelsim的應用更加得心應手，深切的體會到了verilog是一種描述性語言，這次實驗總的來說是比較順利的，但在實驗過程中還是遇到了一些問題，比如端口的匹配問題，在寫程序的時候誤將位寬寫在了變量名的后面，雖然程序能夠運行但有警告，仿真波形是錯誤的，可見在寫程序時警告有時也是致命的，這要求我們在學習的過程中思想一定要嚴謹！其次在做實驗時一定要多想，例如在學習這門課時，書上說在模塊外部輸入可以是wire型或reg型，但在寫程序時激勵模塊往往要初始化數據，所以編程時其類型往往聲明為reg型，通過這個例