1、一 填空（每空1分，共20分）1MAX+plusII是ALTERA 公司自己開發的 EDA EDA 工具軟件。2 VHDL設計實體的基本結構由庫庫、 程序包包集合、實體實體、 結構體 構造體（有稱結構體） 、 配置 配置 等部分構成。在VHDL中最常用的庫 IEEE IEEE標準庫，最常用的包集合是 1164 STD-LOGIC-1164 。在VHDL的端口聲明語句中，端口方向包括 輸入（in） 、 輸出（out） BUFFER（輸出、可內部使用 、輸入|輸出（inout） 、 緩沖 和 。5.VHDL的順序語句只能出現在進程（Process） 進程 過程procedure)、函數 (Func

2、tion) 函數 、 過程 中，是按程序書寫順序自 上而下，一條一條地執行。6.VHDL的 塊 塊（BLOCK） 語句是并行語句結構,它的內部是由并行語句構成的7.VHDL的變量（VARIABLE）是一種局部量，只能在 進程 進程 、 函數 函數 和 過程 過程 中聲明和使用。8.MAX+plusII支持 文本 、 原理圖 、 波形 、 符號編輯 等不同的編輯方式。9.MAX+plusII工具軟件有 功能 、 時序 、 仿真 等功能。10.MAXPLUS的波形編輯文件分 波形輸入 和 波形仿真 ，它們的文件擴展名分別是 W D F 和 S C F 。11.VHDL的實體聲明部分指定了設計單元的

3、 輸入輸出端口 ，它是設計實體對外的通信界面，是外界可以看到的部分。12.CPLD和FPGA的含義分別是 復雜可編程邏輯器件 ， 現場可編程門陣列 。 13.在VHDL中,含WAIT語句的進程Process的括號不能再加 敏感量 ,否則是非 法的.14.VHDL的Process（進程）語句是由 順序語句 順序語句 組成的，但其本身卻是 并發語句 結構并行語句。15.VHDL的子程序有 函數 函數 和 過程 過程 兩種類型。16.在VHDL中,標準邏輯位數據有 0和1 種邏輯值。17.MAXPLUS 的仿真分 功能仿真 和 時序仿真 。18.VHDL的變量（VARIABLE）是一個 功能變量 ，

4、只能在進程、函數和過程中聲明和使用。19.VHDL的數據對象包括 常數 、 變量 、 信號 和 文件 。20. 實體 和 結構體 是設計實體的基本組成部分，它們可以構成最基本的VHDL程序。20.VHDL語言的字符是以 字母的下劃線 括起來的數字、字母和符號。二簡答題（每題6分，共 30 分）1.如何用VHDL語句描述時鐘的下降沿和上升沿。時鐘上升沿if clkevent and clk=“1”then下降沿if clkevent and clk =“0” then答:在VHDL中用語句CLOCK´EVEVT AND CLOCK=´0´，表示檢測CLOCK的下降沿

5、。在VHDL中用語句CLOCK´EVEVT AND CLOCK=´1´，表示檢測CLOCK的下降沿。2. 在VHDL中的IEEE標準中，預定義的標準是邏輯位數據STD-LOGIC與BIT有何區別。只有當端口說明為BIT時該端口的信號取值只能是二進制數“0”和“1”答：在VHDL中的IEEE標準中，預定義的標準是邏輯位數據STD-LOGIC有9種邏輯值，而BIT只有二種值。3VHDL的信號（SIGNAL）與變量（VARIABLE）有什么的區別。 Signal可以在實體構造體等高層次環境中說明，對整個設計實體全局有效 Variable 在進程子函數等低層次環境中說明，

6、只在說明的區域中局部有效答：VHDL的信號（SIGNAL）是一種數值容器，不僅可以容納當前值，也可以保持歷史值。VHDL的變量（VARIABLE）是一種局部量，只能在進程、函數和過程中聲明和使用。在VHDL中，目標變量是用：= 賦值，目標信號的賦值符號是=。 4 敘述一個四位加法器及仿真的全過程。 5.現有兩個半加器，一個兩輸入或門，試畫出一個全加器答：6.在一個構造體內，其執行語句的順序有什么特點？7.衛式BLOCK語句中的條件和PROCESS 語句中的敏感量的區別是什么（順序），它們的執行過程如何？ Block塊頭主要用于信號的映射及參數的定義、process 并行執行進程語句8 為層次式

7、電路，各層次的功能模塊在存盤時要注意什么問題？（在同一路徑的文件夾內）9在MAXPLUS中一般連線與總線有什么區別，在使用總線時必須注意什么問題？10、現有一個兩輸入異或門，一個兩輸入與門，試畫出半加器。S=AB 11硬件描述語言描述硬件電路的基本構成是什么？數字系統的結構，行為和功能；硬件描述語言設計數字；電路邏輯電路的過程和方法12解釋端口方向說明，IN 、 OUT 、 INOUT 、 BUFFER和LINRAGE的含義？ In：輸入型，信號從該端口進入實體；out：輸出型，信號從實體內部經該端口輸出 Inout：輸入輸出型，信號既可以從該端口輸入也可以輸出 Buffer：緩沖型，與out

8、類似但在結構內部可作反饋 Linrage：無指定方向，與任何方向的信號連接13數據類型BIT與STD-LOGIC ，BIT_ VECTOR與STD_LOGIC_VECTOR其共同點與不同點是什么? Std-logic-vector：標準邏輯適量 Std-logic：標準邏輯位量 Bit：為數據類型取值只能是：“0”和“1” Bit-vector：位矢量，數據類型三分析題 （共50分）1讀懂下列程序，指出其完成什么功能？（20分）（1） library ieee;use ieee.std_logic_1164.all;entity aaa is port ( a,b,c,d: in std_lo

9、gic;y:out std_logic) ;end aaa;architecture aaa1 of aaa is begin p1:process (a,b,c,d) variable tmp:std_logic_vector (3 downto 0 ); begin tmp:=a&b&c&d; case tmp is when 0000=> y<= 1 ; when 0001=> y<= 1 ; when 0010= >y<= 1 ; when 0011= > y<= 1 ; when 0101=> y<=

10、 1 ; when 0110= > y<= 1 ; when 0111=> y<= 1 ; when 1000=> y<= 1 ; when 1001=> y<= 1 ; when 1010=> y<= 1 ; when 1011=> y<= 1 ; when 1110= > y<= 1 ; when 1111=> y<= 0 ;when others =>y<= x;end case ; end process p1;end aaa1; 與非門 答：四輸入與非門電路（2） librar

11、y ieee;use ieee.ste_logic_1164.all;entity abc isport ( clk: in std_logic; r: in std_logic; d: in std_logic_vector ( 3 downto 0); q:out std_logic _vector ( 3 downto 0 ); end abc; architecture rtl of abc issignal q_temp :std_logic_vector ( 3 downto 0);begin process ( clk, r) begin if ( r=1 ) then q_te

12、mp<=0000 ; elseif ( clk event and clk=1 ) then q_temp <=d; end if; q<= q_temp;end process;end rtl; 寄存器 （1）ENTITY abc IS PORT (do,d1 ,y: IN BIT; q: OUT BIT);END abc ;ARCHITECTURE connect OF abc ISBEGIN Cale: BLOCKBEGIN Tmp1<= d0 AND y ; Tmp2<=d1 AND (NOT y ) ; Tmp3<=tmp1 OR tmp2 ; q

13、 <=tmp3 ; END BLOCK cale ;END connect ;二選一電路(2)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY parity_check IS PORT ( a: IN STD_LOGIC_VECTOR (7 DOWNTO 0); y: OUT STD_LOGIC);END parity_check;ARCHITECTURE rtl OF parity_check ISBEGIN PROCESS( a) VARIABLE tmp:STD_LOGIC; BEGIN tmp:="0" FOR i

14、 IN 0TO 7 LOOP tmp:=tmp XOR a(i); END LOOP; y<=tmp; END PROCESS;END rtl奇偶效應（1）ENTITY abc IS PORT (do,d1: IN BIT; x: IN BIT ; Q: OUT BIT);END abc ;ARCHITECTURE dataflow OF abc ISBEGINQ<= (d0 AND x ) OR ( NOT x AND d1 );END dataflow;二選一的數據選擇器 （2） LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL; ENTITY

15、 AAA IS PORT (Clock:IN STD_LOGIC; CLKOUT:OUT STD_LOGIC); END ; ARCHITECTURE Behavior OF AAA IS SIGNAL Clk:STD_LOGIC; BEGIN PROCESS(Clock) BEGIN IF rising_edge(Clock) THEN CLK<=NOT Clk; END IF; END PROCESS; Clkout<=Clk; END;邊沿觸發器 答： D觸發器2下列程序是一個二選一電路，有四處錯誤，試指出并改正。（10分） ENTITY mux IS PROT ( d0,d

16、1,sel : IN BIT BIT ; q: OUT BIT BIT ) ; END mux ; ARCHITECTURE connect OF mux IS (mux) BEGIN Cale : PROCESS (d0,d1sel SEL) VARIABLE tmp1,tmp2,tmp3: BIT ; BEGIN Temp1: =d0 AND sel ; Temp2: = d1 AND (NOT sel ) ; Temp3:=tmp1 OR tmp2 ; Q :< = tmp3 ; (<=) END PROCESS ; END connect ;（3）ENTITY mux IS

17、 PROT ( d0,d1,sel : IN BIT ; q: OUT BIT) ; END mux ; ARCHITECTURE connect OF mux IS BEGIN Cale : PROCESS (d0 ,d1,sel ) VARIABLE tmp1,tmp2,tmp3: BIT ; BEGIN Temp1: =d0 AND sel ; Temp2: = d1 AND (NOT sel ) ; Temp3:=tmp1 OR tmp2 ; Q ：<= tmp3 ; END PROCESS ; END connect ;3、下列程序是2輸入“或非”門電路，在空格中填上適當的語句

18、（10分）LIBRARY IEEEIEEE ;USE IEEE.STD_LOGIC_1164.ALL; ENTITY nor2 IS PORT (a,b: IN STD-LOGIC IN STD_LOGIC ; y: OUT STD_LOGIC ); END nor2 ; ARCHITECTURE nor2_2 OF NOR2 nor2 IS BEGIN t2: PROCESS ( a,b) VARIABLE comb: STD_LOGIC_VECTOR ( 1 DOWNTO 0); BEGIN Comb:=a & b ; CASE comb IS WHEN 00=>y<=

19、1;WHEN 01=>y<=0;WHEN 10=>y<=0;WHEN 11=>y<=0;END CASE CASE ; END PROCESS t2;END nor2_2;（2）LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL; ENTITY nor2 IS PORT ( a,b : IN STD_LOGIC ; y: OUT STD_LOGIC ); END nor2 ; ARCHITECTURE nor2_2 OF nor2 IS BEGIN t2: PROCESS ( a,b) VARIABLE comb: STD_L

20、OGIC_VECTOR ( 1 DOWNTO 0); BEGIN Comb:=a & b ; CASE comb IS WHEN 00=>y<=1;WHEN 01=>y<=0;WHEN 10=>y<=0;WHEN 11=>y<=0;END CASE ; END PROCESS t2;END nor2_2;2 . 下列程序是四選一電路，在空格中填上適當的語句。(10分) LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY m

21、ux4 IS PORT ( i0,i1,i2,i3,a,b : IN STD-LOGIC ; Q: OUT STD_LOGIC ); END mux4 ; ARCHITECTURE behav OF mux4 IS SIGNAL sel: INTEGER ; BEGIN WITH S SELECT q <= i0 AFTER 10 ns WHEN 0, i1 AFTER 10 ns WHEN 1,i2 AFTER 10 ns WHEN 2,i3 AFTER 10 ns WHEN 3,1AFTER 10 ns WHEN OTHERS;sel<=0 WHEN a=0 AND b=0 ELSE 1 WHEN a=1 AND b=0 ELSE2 WHEN a=0 AND b=1 ELSE 3 WHEN a=1 AND b=1 ELSE 4 WHEN OTHERS ; END behav; 3. 下列程序有四處錯誤，試指出并改正。(10分) ENTITY mux IS PROT ( d0,