1、基于FPGA的高精度頻率計設計摘 要頻率計是一種應用非常廣泛的電子儀器，也是電子測量領域中的一項重要內容，而高精度的頻率計的應用尤為廣泛。目前寬范圍、高精度數字式頻率計的設計方法大都采用單片機加高速、專用計數器芯片來實現。傳統的頻率測量利用分立器件比較麻煩，精度又比較低，輸入信號要求過高，很不利于高性能場合應用。本論文完成了高精度數字頻率計硬件設計和軟件設計。該數字頻率計主要包括FPGA和單片機兩大部分。其中FPGA部分又可分為數據測量模塊、FPGA和單片機接口模塊、FPGA和數碼管動態掃描部分。FPGA部分采用verilog語言編寫了電路的各模塊電路，選用了當前比較流行的EDA開發軟件Qua

2、rtus II作為開發平臺，所有模塊程序均通過了編譯和功能仿真驗證。對測頻系統的設計流程、模型的建立和仿真做出了具體詳細的研究，驗證了該系統的正確性。單片機部分采用C51編寫了控制軟件。本設計中以FPGA器件作為系統控制的核心，其靈活的現場可更改性，可再配置能力，對系統的各種改進非常方便，在不更改硬件電路的基礎上還可以進一步提高系統的性能。關鍵詞：頻率計，單片機，FPGA，電子設計自動化Design of High-accuracy Digital Frequency MeterBased on FPGAABSTRACTFrequency meter is a kind of electron

3、ic instrument applied widely. A kind of high-accuracy digital frequency meter is designed based on FPGA in this paper. At present extends the scope, the high accuracy digital frequency meter's design method to use the monolithic integrated circuit to add, the special-purpose counter chip mostly

4、to realize high speed.The design of system hardware and system software is accomplished in the paper. System consists of FGPA and MCU. The circuit based on FPGA includes following some parts: data acquisition module, interface between FPGA and MCU, module scanning number tube. Every circuit module i

5、s realized by verilog.The platform of development is Quartus II and all modules procedure is demonstrated by compiling and simulation. Detailed research of design flow, model establishment and system simulation is done. The correctness of the system is demonstrated. The software based on MCU is prog

6、rammed by C51. In this design takes the systems control by the FPGA component the core, its nimble scene alterability, may dispose ability again, is convenient to system's each kind of improvement, in does not change in hardware circuit's foundation also to be possible to further enhance sys

7、tem's performance.The system has the advantage of high-accuracy and convenience. Its practicability of frequency meter is well.KEY WORDS: Frequency meter, MCU, FPGA, electronic design automation 目 錄摘 要IABSTRACTII第1章 緒論11.1 研究背景及意義11.2 國內外研究現狀11.2.1 頻率計的測量方法11.3 EDA技術簡介31.4 本論文內容及安排4第2章 頻率測量方法與原理

8、62.1 直接測頻法62.2 利用電路的頻率特性進行測量72.2.1 電橋法測頻82.2.2 諧振法測頻82.2.3 頻率電壓轉換法測頻82.3 等精度測量法82.4 本章小結10第3章系統總體設計方案113.1 頻率計系統設計任務與分析113.1.1 頻率計系統設計任務要求113.1.2 頻率計系統設計任務分析113.2 系統總體設計方案113.3 FPGA內部功能模塊設計123.4 本章小結14第4章 系統的硬件電路設計154.1 FPGA部分的硬件設計154.1.1 FPGA簡介154.1.2 FPGA芯片的選型154.2 單片機部分的硬件電路設計174.2.1 單片機的選型原則174.

9、2.2 單片機控制電路的設計184.3 外圍電路設計194.3.1 鍵盤接口電路194.3.2 顯示電路194.3.3 電源電路204.3.4 信號放大整形電路204.3.4 其它電路214.4 本章小結22第5章 系統的軟件設計235.1 VERILOG HDL語言簡介235.2 QUARTUS II軟件簡介245.3 基于EDA技術的設計方法255.3.1 自底向上的設計方法255.3.2 自頂向下的設計方法265.4 FPGA內部功能模塊設計265.4.1 D觸發器模塊275.4.2 32位高速計數器模塊285.4.3 二選一選擇器模塊295.4.4 并串轉換接口模塊315.4.5 串并

10、轉換接口模塊315.4.6 二進制數到8421BCD碼轉換模塊325.4.7 LED動態掃描顯示控制模塊335.5 單片機部分的軟件設計355.6 本章小結36第6章 結論37致謝39參考文獻40附錄I 頂層原理圖42附錄II VERILOG程序源代碼43第1章 緒論1.1 研究背景及意義在電子測量技術領域內，頻率是一個最基本的參數。它不僅是各種強弱電信號的物質本質參數之一，還因為頻率信號的抗干擾性強、易于傳輸、可以獲得較高的測量精度等特點使各種非電信號，諸如速度、力、圖像、音訊等物理量都可以轉換為電頻率信號。因此工程中很多測量，如用振弦式方法進行力的測量、時間測量、速度測量、速度控制等都涉及

11、到頻率測量1。因此，研究頻率計具有一定的實用價值2。數字頻率計是一種用十進制數字顯示被測信號頻率的數字測量儀器，它的基本功能是測量正弦信號、方波信號、尖脈沖信號以及其它各種單位時間內變化的物理量3。在測控系統中，測頻方法的研究越來越受到大家的重視，多種非頻率量的傳感信號都要轉化為頻率量來進行測量，而頻率計作為測量頻率的儀器被廣泛應用于工業生產、實驗室、國防等領域。1.2 國內外研究現狀由以上所述可見，研究設計一種測量精度高、測頻范圍廣、在更小的空間內實現更多的功能、有靈活的現場可更改性的高精度數字頻率計顯得越來越重要。本課題正是針對于此，研究、設計一種頻率計，旨在提高頻率測量的高精度、及時性等

12、性能指標。下面就簡單的介紹下國內外關于數字頻率計的研究現狀。 頻率計的測量方法目前頻率測量的方法有很多，在進行頻率測量時，往往關心的是頻率所測量的范圍、精度要求以及被測對象的特點。而測量所能達到的精度，不僅取決于所測的頻率源的精度，而且取決于所使用的測量設備和測量方法。目前測量頻率的方法有多種，頻率計的種類也各種各樣。頻率計的基本原理是用一個頻率穩定度高的頻率源作為基準時鐘，對比測量其他信號的頻率。典型的傳統的方法是計算每秒內待測信號的脈沖個數，此時閘門時間為1秒。閘門時間也可以大于或小于1秒。閘門時間越長，得到的頻率值就越準確，但閘門時間越長則每測一次頻率的間隔就越長；閘門時間越短，測的頻率

13、值刷新就越快，但測得的頻率精度就受影響4。1）常用的數字頻率的測量方法可以分為：(a) 直接測量法 (以下稱 M法)M法是在給定的閘門時間內測量被測信號的脈沖個數進行換算得出被測信號的頻率。這種測量方法的測量精度取決于閘門時間和被測信號頻率。當被測信號頻率較低時將產生較大誤差，除非閘門時間取得很大。所以這種方法比較適合測量高頻信號的頻率。(b) 周期測量法 (以下稱 T法)T法是通過測量被測信號的周期然后換算出被測信號的頻率。這種測量方法的測量精度取決于被測信號的周期和計時精度，當被測信號頻率較高時，對計時精度的要求就很高。這種方法比較適合測量頻率較低的信號。(c) 綜合測量法 (以下稱M /

14、T法)M /T法具有以上兩種方法的優點，它通過測量被測信號數個周期的時間然后換算得出被測信號的頻率，可兼顧低頻與高頻信號，提高了測量精度。但是M法、T法和 M /T法存在±1個字的計數誤差問題：M法存在被測閘門內±1個被測信號的脈沖個數誤差，T法或M /T法也存在±1個字的計時誤差，這個問題成為制約測量精度提高的一個重要原因5。2）根據測頻工作原理還可將頻率測量方法分成以下幾類：(a)利用電路的某種頻率響應來測量頻率諧振測頻法和電橋測頻法是這類測頻方法的典型代表：前者常用于低頻段的測量，后者主要用于高頻或微波頻段的測量。諧振法的優點是體積小、重量輕、不要求電源等，

15、目前仍獲得廣泛應用。(b)利用標準頻率與被測頻率進行比較來測量頻率采用比較法測量頻率，其準確度取決于標準頻率的準確度。拍頻法、示波器法以及差頻法等均屬于此類方法范疇。拍頻法和示波器法主要用于低頻頻段的測量，差頻法主要用于高頻頻段的測量，它的顯著優點是測試靈敏度高4。以上兩種方法都適合于模擬電路中實現，還有一類目前最廣泛使用的計數測頻法則適合于數字電路實現。該方法是根據頻率定義，記下單位時間內周期信號的重復次數。3）從采用的芯片類型和技術來劃分：從采用的芯片類型和技術來劃分，有五種設計方案，不同的測量方法和不同的設計技術在實現的效果上有很大區別。(a) 采用通用中、小規模集成芯片SSI、MSI等

16、純硬件設計，方法比較繁瑣和陳舊，在目前的設計領域中很少使用。(b) 采用單片數字頻率計芯片，如ICM7216等專用芯片硬件實現，簡單易行，但只有固定的一般功能和通用的基本指標，這種芯片的最高計數頻率僅有15MHz，遠不能達到在一些場合需要測量很高頻率的要求，而且測量精度也受到芯片本身的限制。(c) 采用單片機系統設計的數字頻率計（直接測頻法），此種方法雖然能達到較高的測量范圍、精度，但只是直接記下單位時間內周期信號的重復次數，其記數值會有±1個記數誤差精度，尤其是測量精度隨著頻率的降低而降低。(d) 采用PLD(包括大規?？删幊踢壿嬈骷?FPGA/CPLD等 )系統設計的等精度數字頻

17、率計，具有集成度高、高速和高可靠性的特點，使頻率的測頻范圍可達到0.1Hz50MHz，測頻全域相對誤差恒為百萬分之一。(e) 采用單片機和 FPGA/CPLD結合系統設計的多功能高精度數字頻率計，用FPGA設計實現的信號源和測量儀，較之單片機與分離元件等傳統方法的實現，精度明顯提高，系統可靠性增強，直接帶來了實驗裝置的市場競爭力的提高。函數信號發生器和掃頻信號源模塊采用FPGA實現，其核心原理為DDS (Direct Digital Synthesizer)即直接數字頻率合成技術。DDS具有較高的頻率分辨率，可以實現頻率的快速切換，并且切換時保持相位的連續，易于實現頻率、相位、幅度的數控調制6

18、。因此，在現代電子系統及設備的頻率源設計中，得到廣泛應用。1.3 EDA技術簡介所謂的EDA (Electronic Design Automation，電子設計自動化)技術，是在20世紀90年代初，從CAD(計算機輔助設計)、CAM(計算機輔助制造)、CAT(計算機輔助測試)和CAE(計算機輔助工程)的概念發展而來的。目前，電子設計自動化己逐漸成為重要的設計手段，其廣泛應用于模擬與數字電路系統等許多領域7。EDA技術就是以計算機為工作平臺，以EDA軟件工具為開發環境、以硬件描述語言HDL為設計語言、以可編程邏輯器件為試驗載體、以ASIC、SoC芯片為目標器件，以電子系統設計為應用方向的電子產

19、品自動化設計過程。在EDA的設計過程中，用HDL編寫的設計文件將自動的完成邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優化、邏輯布局布線、邏輯仿真、直至對特定目標芯片的適配編譯、邏輯映射和編程下載等等工作。設計的工作僅限于利用軟件的方式，即用硬件描述語言來完成對系統硬件功能的描述，在EDA工具的幫助下就可以得到最后的設計結果。盡管目標系統是硬件，但整個設計和修改如完成軟件設計一樣方便而高效。EDA技術中最為矚目的功能，即最具現代電子設計技術特征的功能就是日益強大的邏輯設計仿真測試技術。EDA仿真測試技術只需通過計算機就能對所設計的電子系統從各種不同層次的系統性能特點完成一系列準確的測試與仿真操作，

20、在完成實際系統的安裝后還能對系統上的目標器件進行所謂的邊界掃描測試。另一方面，高速發展的FPGA/CPLD器件又為EDA技術的不斷進步奠定了堅實的物質基礎。FPGA/CPLD器件的更廣泛的應用及廠商間的競爭，使得普通的設計人員獲得廉價的器件和EDA軟件成為了可能，大大的促進了EDA的發展。EDA技術是現代電子工程領域的一門較新的技術，它提供了基于計算機和信息技術的電路系統設計方法，極大的推動了電子產業的發展。目前，在通信、國防、航天、工業自動化等領域的電子系統設計當中，EDA技術的含量正以驚人的速度發展著。未來的EDA將會超越電子設計的范疇進入其他的領域，隨著基于EDA的SoC(System

21、on a Chip)設計技術的發展，軟硬功能核庫的建立，以及基于HDL所謂自頂向下設計理念的確立，將會極大的推動電子工業的發展，將電子系統的設計和規劃應用到其他的領域中去。1.4 本論文內容及安排首先介紹了用verilog語言和FPGA開發片上系統的基本方法，然后面向電測技術領域的頻率測量系統，在原來的頻率測量方法：直接測頻法、利用電路的頻率特性進行測量以及多周期同步法測量的基礎上，把verilog和SoC技術運用到測頻系統中，利用EDA開發工具研究開發了等精度測頻系統。并對其進行了一系列仿真實驗測試，進一步驗證了設計結果。本系統采用了 FPGA器件和單片機相結合來實現頻率測量系統中的數字頻率

22、計設計。除被測信號的整形部分、鍵輸入部分和LED顯示部分以外，其余全部在一片 FPGA芯片上實現，整個系統非常精簡，而且具有靈活的現場可更改性。被測信號可以是方波、三角波或正弦波等周期性變化的信號。如配以適當的傳感器，可以對多種物理量進行測試，比如機械振動的頻率，轉速，聲音的頻率以及產品的計件等等。首先查閱資料，了解發展現狀。在此基礎上，對系統的方案進行了設計。對各個功能模塊的設計實現進行了詳細的介紹，給出了相應的仿真結果。具體研究內容安排如下：第1章：在廣泛查閱文獻資料的基礎上，對頻率計的研究背景及意義、國內外研究現狀進行了深入了解，對EDA技術進行了簡要介紹。第2章：對頻率測量的方法與原理

23、進行分析比較，選擇了等精度測頻的方法。第3章：對本系統的整體設計思路進行了分析，進行了總體方案設計。第4章：詳細介紹了系統的器件選型，硬件電路設計。第5章：對本系統進行軟件設計。采用verilog語言詳細地把FPGA上實現的部分從頂層到底層的每一部分進行設計、仿真；對信號控制和數據計算部分（單片機）進行程序開發；同時對電路進行總體設計。第6章：對課題進行了總結。第2章 頻率測量方法與原理在電測技術領域內，頻率是一個最基本的參數。它不僅是各種強弱電信號的物質本質參數之一，還因為各種非電信號，諸如速度、力、圖像、音訊等物理量都可以轉換為電頻率信號，因此關于頻率信號的測量和研究顯得非常重要。因為頻率

24、信號的抗干擾性強、易于傳輸，可以獲得較高的測量精度，所以在測控系統中，測頻方法的研究越來越受到大家的重視，多種非頻率量的傳感信號都要轉化為頻率量來進行測量。用于頻率測量的方法有很多，在進行頻率測量時，我們主要關心的是頻率所測量的范圍、精度要求以及被測對象的特點8。而測量所能達到的精度，不僅取決于所測的頻率源的精度，而且取決于所使用的測量設備和測量方法。本章主要介紹一些常用的頻率測量方法。2.1 直接測頻法直接測頻法是最簡單的、也是最基本的測量頻率的方法。其原理就是在給定的閘門信號中填入脈沖，并通過一定的計數線路，得到所填充的脈沖的個數，從而算出待測信號的頻率或者周期。其測量原理如圖2.1所示：

25、在測量的過程中，按照信號頻率高低的不同，其測量方法分為兩種：(1)被測信號頻率較高時此時，通常選用頻率較低的一個標準頻率信號作為閘門信號，而將被測信號作為填充脈沖，在固定的閘門時間內對其計數。設閘門寬度為T，計數值為N則這種測量方法的頻率測量值為： （2-1）測量誤差主要決定于閘門時間T和計數器計數的數的準確度，因此，總的誤差可以采用分項誤差絕對值線性相加來表示，即 （2-2）其中是最大量化誤差的相對值，的產生是由于在測頻時，閘門的開啟時刻與計數脈沖之間的時間關系不相關造成的，即在相同的主門開啟時間內，計數器所得的數不一定相同，當主門開啟時間T接近甚至等于被測信號周期Tx的整數倍時，量化的誤差

26、最大，最大量化誤差為為標準頻率的準確度，在數值上等于石英晶體振蕩器所提供的標準頻率的準確度，也是閘門時間的相對誤差閘門時間的準確度，即： （2-3）閘門被測信號圖2.1 直接測頻法原理圖(2)被測信號頻率較低時此時，通常選用被測信號作為閘門信號，而將頻率較高的標準頻率信號作為填充脈沖，進行計數。設計數值為N，標準頻率信號的頻率為fs，周期為Ts。則這種測量方法的頻率測量值為： （2-4）誤差主要為對標準頻率信號計數產生的士1個字誤差，在忽略閘門信號自身誤差的情況下，測量精度為： （2-5）直接測頻方法的優點是：測量比較方便、讀數直接，在比較寬的頻率范圍內能夠獲得較高的測量精度。這種測頻方法的主

27、要缺點是：測量誤差主要來自于被測信號和標準頻率信號，由于標準頻率信號的計數器總存在±1個計數誤差，難以同時兼顧低頻和高頻以實現等精度測量，所以測量的精度較低。但是，通過提高測量頻率可以提高測量的精度，如果測量的頻率一定時，盡可能的在比較長的閘門時間下測頻，可以提高測量精度8。但對于較低的被測頻率來說，測頻的精度是不高的。拍頻法、示波器法和差頻法等測量頻率的方法都屬于此方法的范疇。前兩種方法主要低頻頻率的測量。差頻發則常用于高頻頻段的頻率測量，其突出的優點是測試靈敏度高。2.2 利用電路的頻率特性進行測量設某電路的頻率特性為： （2-6）式中a，b，c是電路己知參數，可以根據a，b，c

28、等值求出頻率。用此方法測量頻率的有電橋法和諧振法等。下面分別簡單的做一介紹。2.2.1 電橋法測頻電橋法測頻是利用交流電橋的平衡條件和電橋電源頻率有關這一特性來測量頻率的，在電橋面板上將調節電橋平衡的可變電阻(或電容)的調節旋鈕(度盤)按頻率刻度，則在電橋指示平衡時，測試者便可以從刻度上直接讀得被測信號的頻率fx。這種電橋測頻法的精度約為±(0.51)%。在高頻時，由于寄生參數影響嚴重，會使測量精度大大下降，所以這種電橋測頻方法僅適用于l0KHz以下的音頻范圍9。2.2.2 諧振法測頻諧振法測頻是利用電感、電容串聯諧振回路或并聯諧振回路的諧振特性來實現測頻的。當被測的頻率信號加到變壓

29、器式的諧振電路中時，調節電容來使諧振電路達到諧振。如果電容的調節度盤按諧振頻率刻度，則可以直接從該刻度讀出被測頻率值。諧振法測量頻率的精度大約在±(0.251)%的范圍內，通常作為頻率粗測或者某些儀器的附屬測頻部件。2.2.3 頻率電壓轉換法測頻這種測頻方法的原理是利用相關電路把正弦頻率轉換為周期相等、寬度 、幅度均為定值的矩形脈沖列，用低通濾波器濾除其全部交流分量，則平均值即直流分量為： （2-7）輸出的電流電壓依次用上式按頻率刻度的電壓表指示，則從電壓表指針所指的刻度便可直接讀出被測頻率fx ， f U轉換式頻率計最高測量頻率可達幾兆赫茲。可以連續監視頻率的變化是這種測量頻率方法

30、的突出優點。2.3 等精度測量法等精度測量方法是在直接測頻方法的基礎上發展起來的。它的閘門時間不是固定的值，而是被測信號周期的整數倍，即與被測信號同步。因此，排除了對被測信號計數所產生的個字誤差，并且達到了在整個測量頻段的等精度測量10，其測頻原理如圖2.2所示。被測信號 預置閘門 實際閘門 標準時鐘 圖2.2 等精度測頻原理圖在測量過程中，有兩個計數器分別對標準和被測信號同時計數。首先給出閘門開啟信號（預置閘門上升沿），此時計數器并不開始計數，而是等到被測信號的上升沿到來時，計數器才真正開始計數。然后預置閘門關閉信號（下降沿）到時，計數器并不立即停止計數，而是等到被測信號的上升沿到來時才結束

31、計數，完成一次測量過程?？梢钥闯?，實際閘門時間t與預置閘門時間t并不嚴格相等，但差值不會超過被測信號的一個周期11。設在一次實際閘門時間t中計數器對被測信號的計數值為Nx，對標準信號的計數值為Ns，標準信號的頻率為fs則被測信號的頻率為： （2-8）若忽略標準頻率信號的誤差，則等精度測頻可能產生的相對誤差為： （2-9）式中fo為被測信號的準確值。在測量中由于fx計數的起停時間都是由該信號的上升沿觸發的，對fx的計數Nx無誤差。而對fs的計數Ns最多相差一個數的誤差，即|Ns| 1。則測量頻率為： （2-10）由以上分析我們可得出，測量頻率的相對誤差與被測信號頻率的大小無關，僅與閘門時間和標準

32、信號頻率有關，從而實現了整個測試頻段的等精度測量。而閘門時間選的越長，標準頻率選的越高，測頻的相對誤差就越小。標準頻率可由穩定度好、精度高的高頻率晶體振蕩器產生，在保證測量精度滿足的前提下，提高標準信號頻率，可使閘門時間縮短，即提高測試速度10。本課題設計的基本要求是：頻率測量范圍為：1Hz10MHz；測量精度要求：測頻全域的相對誤差恒為萬分之一，即需達到10×10-5；下一章將對系統的總體設計方案進行介紹。2.4 本章小結本章詳細的介紹了頻率測量的常用方法，主要包括直接測頻法、利用電路的頻率特性進行測量的方法、等精度測頻率，并對幾種測量方法進行了具體的分析。通過研究，指出了各種測量

33、方法的適用測量范圍及其優缺點，并對其可能產生的誤差進行了分析，提出了提高測量精度的方法。第3章 系統總體設計方案數字頻率計的設計方法多種多樣，有用具有記憶功能的觸發器設計而成的頻率計，還有用以單片機為核心器件設計而成的頻率計。而可編程邏輯器件FPGA和EDA技術的應用和發展，使傳統的電子系統設計發生了根本的變革。本章主要介紹了采用FPGA和單片機相結合的方法來實現數字頻率計系統。3.1 頻率計系統設計任務與分析要做好一個設計就必須明確設計的要求，對設計任務進行仔細分析，然后提出設計方案。3.1.1 頻率計系統設計任務要求設計一種基于FPGA的數字頻率計。要求：（1）能測量方波、正弦波和三角波的

34、頻率；（2）頻率測量范圍為：1Hz10MHz；（3）相對測量精度：1/10000；（4）LED顯示測量值。3.1.2 頻率計系統設計任務分析在第一章緒論中介紹了頻率計的幾種設計方案，其中采用PLD(包括大規?？删幊踢壿嬈骷﨔PGA/CPLD等)系統設計的等精度數字頻率計，具有集成度高、高速和高可靠性的特點，頻率的測頻范圍可達到0.1Hz50MHz，測頻全域相對誤差恒為百萬分之一，完全可以達到任務要求。因此，本系統采用了FPGA器件和單片機結合實現頻率測量系統中的數字頻率計設計。除被測信號的整形部分、鍵輸入部分和LED顯示部分以外，其余全部在一片FPGA芯片上實現，整個系統非常精簡，而且具有靈活

35、的現場可更改性。本設計采用verilog語言對FPGA部分進行軟件開發與設計，單片機部分的軟件開發則采用匯編語言進行。設計選用的開發環境為Quartus II 7.0，測頻系統的生成、編譯、仿真和驗證都是在該系統中進行的。3.2 系統總體設計方案在快速測量的要求下，要保證高精度的測頻，必須采用較高的標準頻率信號；而單片機受本身時鐘頻率和若干指令運算的限制，測頻的速度較慢，無法滿足高速、高精度的測頻要求。而采用高集成度、高速的FPGA為實現高速、高精度的測頻提供了保證。本設計的總體設計方案如圖3.1所示：系統總體設計方案主要由以下幾個部分構成：（1）信號整形電路。用于對待測信號進行放大和整形，以

36、便作為PLD器件的輸入信號。（2）測頻電路。是測頻的核心電路模塊，可以由FPGA/CPLD等PLD器件擔任。（3）50MHz的標準頻率信號源直接進入FPGA。（4）單片機電路模塊。用于控制FPGA的測頻操作和讀取測頻數據，并做出相應數據處理。安排單片機的串行通信口和FPGA進行通信。（5）鍵盤模塊。可以用2個鍵執行測試控制，一個是復位鍵，一個是測頻命令鍵。（6）數碼顯示模塊?？梢杂?個數碼管來顯示測試結果，為了充分的利用FPGA的資源，LED顯示部分由FPGA進行控制。測頻率鍵 待測信號50MHz數據控制信號80C51單片機FPGA信號放大整形電路晶振TCLKBCLK數碼顯示 復位鍵復位鍵 圖

37、3.1 系統總體設計方案圖3.3 FPGA內部功能模塊設計FPGA內部功能模塊是等精度測頻的核心電路模塊，其實現方法可以簡單地用圖3.2和圖3.3來說明。圖3.2中count32_a和count32_b是兩個可控的32位高速計數器，EN信號是它們的計數允許信號，高電平有效。預置門控信號CL可由單片機發出，可以證明，在1秒至0.1秒間選擇的范圍內，CL的時間寬度對測頻精度幾乎沒有影響，在此設其寬度為T。標準頻率信號從count32_a的時鐘輸入端BCLK輸入，設其頻率為fs；經整形后的被測信號從與count32_a相似的32位計數器count32_b的時鐘輸入端TCLK輸入，設其真實頻率值為fx

38、e，被測頻率為fx。測頻原理說明如下：測頻開始前，首先發出一個清零信號CLR，使兩個計數器和D觸發器置0，同時通過信號EN，禁止兩個計數器計數。這是一個初始化操作。count32_aENBCLKCLRcount32_bENTCLKCLRD QCLRSTART清零信號EN預置門控信號CL被測信號fx100MHZ標準頻率信號fsCLR3232圖3.2 等精度數字頻率計測頻主控原理圖然后由單片機發出允許測頻命令，即令預置門控信號CL為高電平，這時D觸發器要一直等到被測信號的上升沿通過時Q端才被置1。與此同時，將同時啟動計數器count32_a和count32_b，進入圖3.3“計數允許周期” STA

39、RT。在此期間，count32_a和count32_b分別對標準信號fs和被測信號fx同時計數。當T秒后，預置門信號被單片機置為低電平，但此時兩個計數器仍沒有停止計數，一直等到隨后而至的被測信號的上升沿到來時，才通過D觸發器將這兩個計數器同時關閉。由圖3.3可見，CL的寬度和發生的時間都不會影響計數使能信號允許計數的周期，即使能信號允許計數的周期總是恰好等于待測信號TCLK的完整周期數，這正是確保TCLK在任何頻率條件下都能保持恒定精度的關鍵。而且，CL寬度的改變以及隨機的出現時間造成的誤差最大只有BCLK信號的一個周期，如果BCLK有精度穩定的晶體振蕩器發出，則任何時刻的絕對誤差只有1億分之

40、一秒12。設在一次預置門時間T中對被測信號的計數值為Nx，對標準頻率信號的計數值為Ns，則測得的頻率為： （3-1）最后通過控制SEL二選一模塊和并串轉換模塊pal2serail，將計數器count32_a和count32_b中的兩個32位數據分別讀入單片機并按上式進行計算和顯示結果。TCLK CL START BCLK CLR 計數允許周期T圖3.3 等精度數字頻率計測控時序圖3.4 本章小結 本章主要是對頻率計系統的設計任務指標進行分析，并提出基于FPGA和單片機相結合的頻率計系統設計方案。在此基礎上，對設計方案的各個模塊的功能進行了簡要介紹。最后，對FPGA內部功能模塊進行設計以實現等精

41、度測頻。第4章 系統的硬件電路設計系統的硬件電路設計主要包括了FPGA、單片機以及其他外圍電路的設計，本章將對它們進行介紹。4.1 FPGA部分的硬件設計FPGA部分是數字頻率計系統的核心部分，它是整個測頻的核心模塊。4.1.1 FPGA簡介FPGA是英文Field Programmable Gate Array的縮寫，即現場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路(ASIC)領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。FPGA芯片是小批量系統提高系統集成度、可靠性的最佳選擇之一

42、，其特點主要有：（1）采用FPGA設計ASIC，不需要投片生產，設計周期短、開發費用低、風險?。唬?）FPGA可做其他全定制或半定制ASIC電路的中試樣片；（3）FPGA內部有豐富的觸發器和I/O引腳；（4）FPGA采用高速CHMOS工藝，功耗低，可以與CMOS， TTL電平兼容。隨著可編程邏輯技術的不斷進步和創新，FPGA已被廣泛應用于通信、航天、醫療電子、汽車電子、工業控制等領域。由于其現場邏輯功能可重構且具有高集成度、高密度和高性能等特點，因而得到了迅猛發展。FPGA芯片所包含的資源越來越豐富，可實現的功能也越來越強，這使得FPGA在電子電路設計中越來越重要13。4.1.2 FPGA芯片

43、的選型在選擇FPGA器件時，一般遵循“多”、“快”、“好”、“省”四個原則。“多”就是芯片功能多，“快”就是芯片速度快，“好”就是芯片的性價比高，“省”就是芯片的功耗低、省電。所以在選擇產品時，一般需要考慮以下技術因素：門密度、內存容量、最大的時鐘頻率、工作電壓、最大I/O引腳數、封裝形式等。綜上所述，本設計選定FLEX10K系列芯片，其封裝如圖4.1所示。FPGA是工業界第一個嵌入式的可編程邏輯器件。由于其采用0.42um、可重構的CMOS SRAM單元具有高密度、低成本、低功率等特點，所以脫穎而出成為當今Altera中應用前景最好的器件系列。到目前為止，其集成度也250000門。FLEX1

44、0K主要由嵌入式陣列塊(EAB)、邏輯陣列塊(LAB)、快速布線通道(Fast Track)和I/O單元組成，具有如下特點：(1) 片上集成了實現宏函數的嵌入式陣列和實現普通函數的邏輯陣列；(2) 功率低，穩定狀態工作電流小于0.5mA；(3) 高密度，具有10000250000個可用門；(4) 支持多電壓(Multi-voltage) I/O接口，低功耗，遵守全PCI總線規定，內帶JTAG邊界掃描測試電路；(5) 通過外部EPROM、集成控制器或JTAG接口實現在電路可重構(ICR)；(6) 快速、可預測連線延時的快速通道連續式布線結構；(7) 實現高速、多輸入邏輯函數的專用級聯鏈；(8)

45、增強功能的I/O引腳，每個引腳都有一個獨立的三態輸出使能控制，都有漏極開路選擇；(9) 具有快速建立時間和時鐘到輸出延時的外部寄存器；(10) 多種封裝方式可任意選擇。圖4.1 FPGA引腳圖同樣FLEX 10K器件的配置數據存儲在SRAM單元中，由于SRAM的易失性，因此這些數據必須保存在PLD器件以外的EPROM、EEPROM或FLASH ROM等非易失存儲器內，在每次上電時將配置數據重新載入到器件的SRAM單元中14。4.2 單片機部分的硬件電路設計本系統中單片機主要用于數據的處理和對FPGA的控制，它將協同FPGA完成整個系統的測頻部分。4.2.1 單片機的選型原則（1）單片機的系統適

46、應性單片機的系統適應性是指能否用這個單片機完成對應用系統的控制或數據處理的任務，或增加一些附加的集成電路完成要求的任務。而不是一味的追求高性能。這是單片機選型最重要的原則15。系統適應性主要考慮以下問題： 單片機是否含有所需的I/O端口數目如果所選的單片機I/O端口太少，滿足不了系統的功能要求，那么再去擴展就比較麻煩，成本也比較高;如果單片機的I/O端口太多，又勢必造成單片機資源的浪費，這樣相對來說也就是選擇了價格過高的單片機。 單片機是否含有所需的中斷源和定時器高效率的程序，往往以中斷方式來實現對突發事件的處理。如果中斷源不夠用，用擴展的方法解決，往往需要占用I/O口，這樣需要額外的開支，增

47、加了成本；另外，在一個應用系統中往往需要用到定時器，定時器資源是否夠用，這也是選擇單片機時必須要考慮到的問題16。 單片機是否含有所需的外圍端口部件一個應用系統所需的外圍部件是多種多樣的，如果在單片機的I/O口中包含有這些外圍的端口部件，那么就可以簡化電路設計，降低成本，提高可靠性。例如：A/D轉換、D/A轉換、串行口終端、LCD顯示驅動等等。 單片機的CPU是否有合適的吞吐量單片機的處理能力主要表現在其CPU的位數、運行速度、指令的功能、指令周期的長短、中斷能力、堆棧大小、存儲能力等指標上。選用單片機時必須要考慮這些指標。（2）單片機的可購買性單片機的購買途徑是否順暢以及購買量是否足夠。即是

48、否直接從單片機生產廠家或其代理商處買到。當我們用單片機來開發一個產品時，勢必有其數量的要求，這就要求所選用的單片機也應有數量的保證，只有這樣才能滿足批量生產的需要。而且對某種型號的單片機的社會整體需求量是決定此單片機價格的一個重要的因素。另外，還要關注一下，此類的單片機是否仍然在生產之中。（3）單片機的可開發性如果所選用的單片機沒有足夠的開發手段，那么該系統的開發將很難順利的進行，此單片機也將很難應用于被控制對象中。綜上所述，遵循以上原則對單片機進行選擇，本設計中采用 AT89S51單片機芯片。4.2.2 單片機控制電路的設計單片機測頻控制電路如圖4.2所示，由單片機完成整個測量電路的測試控制

49、、數據處理和顯示輸出，FPGA完成各種測試功能。AT89S51單片機CL CLR fx START SEL fsLOADEN1EN2DATACLKFLEX 10k圖4.2 單片機與FLEX 10k控制通信框圖（1）CL：預置門控信號，由單片機發送給FPGA。CL=1時，預置門打開START=1；CL=0時，預置門關閉START=0。（2）CLR：系統全清零功能。（3）START：計數開始信號，由FPGA發送給單片機。（4）SEL：計數結果輸出選擇信號，由單片機發送給FPGA。SEL為0時輸出被測信號的計數結果；SEL為1時輸出標準信號的計數結果。（5）LOAD：并串轉換模塊pal2serial

50、的數據裝載信號。（6）EN1和EN2：并串轉換模塊和串并轉換模塊的使能信號；（7）DATA：FPGA和單片機進行串行數據通信的信號。 （8）CLK：顯示模塊disp的時鐘信號。（9）fs：標準頻率信號，此頻率來源于50MHz的有源晶振；（10）fx：被測信號，此信號是經過限幅整形電路后的方波信號信號。4.3 外圍電路設計除了FPGA和單片機部分外，本系統中還用到了一些外圍電路：鍵盤接口電路、顯示電路、放大整形電路等。下面將對它們詳細介紹。4.3.1 鍵盤接口電路鍵盤接口電路如圖4.3所示。按鍵需要按鍵不多，設計兩個就夠用。可以設置Button1為測頻鍵，Button2為復位鍵，當按鍵Butto

51、n1按下時，該線為低電平，在單片機引腳也變為低，檢測鍵盤按下。圖4.3 鍵盤電路4.3.2 顯示電路為了充分的利用FPGA的資源，故顯示部分由FPGA來控制，顯示部分可采用動態掃描和靜態掃描兩種掃描方式，綜合各方面的因素，本設計采用動態掃描方式，用8個數碼管進行顯示，中間使用一個74LS273做鎖存部分。FPGA將最后的顯示數據傳送到74LS273上面鎖存，并由FPGA選擇所對應的數碼管，從而進行選擇，圖4.4為顯示電路的連線圖。圖4.4顯示電路4.3.3 電源電路設計采用5V電源電壓為其供電。直流穩壓電源一般由電源變壓器、整流濾波電路以及穩壓電路所組成，如圖4.5所示。220V交流電經變壓、

52、整流、濾波后，由一片7805三端穩壓器向系統提供+5V電壓信號。選用輸出電壓固定為+5V的三端集成穩壓器7805。變壓器將電網220V電壓變為+9V電壓，經二極管橋式整流后，為78V的電壓送入7805的輸入端，電容C2和C4用來實現頻率補償，防止穩壓器7805產生高頻自激和抑制電路引入的高頻干擾，C3是電解電容，以減小穩壓電源輸出端由輸入電源引入的低頻干擾。4.3.4 信號放大整形電路實際測量中我們常需要測量正弦波或三角波的頻率，而數字電路只能接收方波信號，所以需要設計一個信號整形電路把三角波和正弦波轉化成方波進行測量。放大整形電路由9018和74F14等組成，其中9018組成放大電路將輸入頻

53、率為fx的周期信號如正弦波、三角波等進行放大。74F14施密特觸發器對放大器的輸出信號進行整形，使之成為矩形脈沖。其電路如圖4.6所示。圖4.5 電源電路圖4.6 信號放大整形電路4.3.4 其它電路單片機的時鐘電路由11.0592MHz的普通晶體振蕩器。它可產生10-5-10-4量級的頻率精度，標準頻率1-100MHz，頻率穩定度是±100ppm。FPGA的標準頻率信號由50MHz的溫度補償式晶體振蕩器提供。屬于有源晶振，它采用溫度敏感器件進行溫度頻率補償，為了使振源工作在最佳狀態，內部還集成高頻運放提供阻抗匹配，頻率精度達到10-7-10-6數量級，頻率范圍1-60MHz，頻率穩

54、定度為±1-±2.5ppm。 4.4 本章小結本章主要介紹了系統的硬件電路設計部分。首先簡單的介紹了FPGA芯片及FPGA芯片的選型；然后對單片機控制電路進行了設計；最后對其它外圍電路進行了設計，包括鍵盤電路、顯示電路、電源電路、時鐘電路等。第5章 系統的軟件設計本設計中采用FPGA和單片機相結合來實現對頻率的測量，它們都是可編程芯片，需要對其進行軟件編程。FPGA可以在Quartus II開發平臺下運用verilog語言進行編程、仿真與驗證，而單片機的程序可以采用匯編語言來編寫。5.1 VERILOG HDL語言簡介硬件描述語言HDL（Hardware Descripti

55、on Language）是相對于一般的計算機語言如C， Pascal而言的。HDL是用于設計硬件電子系統的計算機語言，它描述電子系統的邏輯功能、電路結構和連接方式17。設計者可以利用HDL程序來描述所希望的電路系統，規定其結構特征和電路的行為方式，然后利用綜合器和適配器將此程序變成能控制FPGA或CPLD內部結構并實現相應邏輯功能的門級或更底層的結構網表文件和下載文件。就FPGA/CPLD開發來說，verilog語言是最常用和流行的硬件描述語言之一。下面就對verilog語言進行一下介紹。verilog HDL是硬件描述語言的一種，用于數字電子系統設計。它允許設計者用它來進行各種級別的邏輯設計，可以用它進行數字邏輯系統的仿真驗證、時序分析、邏輯綜合。它是目前應用最廣泛的一種硬件描述語言。據有關文獻報道，目前在美國使用verilog HDL進行設計的工程師大約有60000人，全美國有200多所大學教授用verilog 硬件描述語言的設計方法。在我國臺灣地區幾乎所有著名大學