EDA技術與實驗_哈爾濱工業大學中國大學mooc課后章節答案期末考試題庫2023年如果某一數據通信系統采用CRC校驗方式，生成多項式g(x)=xxxx+xxx+1，接收到二進制比特序列為1101111101（含CRC校驗碼）。如果接收到的二進制比特序列長度正確，則發送端原始二進制比特序列的長度是（）位。

參考答案:

7

下列關于三相正弦調制波模塊的說法中，正確的是（）

參考答案:

通過增大電壓幅值，會導致電機轉速增加，電機的電頻率也隨之增大。_該模塊由電磁角度計算出三相電壓電角度，結合從按鍵得到的電壓幅值信息，經cordic算法迭代，可以得到三相正弦調制波信號。_三相正弦信號可由三個Cordic算法模塊得到。

下面哪些是FPGA的配置方式（）

參考答案:

被動串行配置。_主動串行配置。_JTAG配置。

理解下面這段程序，指出DY_time的用途是什么？parameterDY_time=1000；always@(current_stateoriTRIGorDY_cnt)begincase(current_state)S0:beginDY1=0;if(iTRIG)beginnext_state=S1;endelsenext_state=S0;endS1:beginif(DY_cnt<=DY_time)beginnext_state=S1;DY1=1;endelsebeginnext_state=S2;DY1=0;endendS2:beginDY1=0;next_state=S0;enddefault:beginnext_state=S0;endendcaseend

參考答案:

單穩態觸發器的暫態時間

關于以下分頻器程序中，clk為系統時鐘，則該分頻器的分頻數是多少？輸出信號的占空比是多少？always@(posedgeclk)beginif(divider==M)begincarry<=1;divider<=P;endelsebegindivider<=divider+1;carry<=0;endend

參考答案:

1/M-P+11/M-P+1

對于增量式編碼器，當電機旋轉一周時，產生一個Z信號窄脈沖作為測量的起始基準。那么，將下列哪條語句填寫在程序if()空白處可以正確檢測到產生的Z脈沖信號。begin//檢測Z信號脈沖QuadZprev<=QuadZ;if()ZpulseEdge<=1;elseZpulseEdge<=0;if(CountWriteEn)Count<=CountIn;//如果是Z脈沖信號，計數器重新賦值elseif(ZPEnable&&ZpulseEdge)Count<=ZCountIn;

參考答案:

QuadZf!=QuadZprev&&QuadZf==ZPPol

通常情況下，點觸式開關為機械開關，觸點斷開和閉合時均會發生抖動，下面哪種方式可以消除點觸式開關的抖動（）。

參考答案:

產生4Hz的觸發信號，當觸發信號為下降沿時檢測按鍵信息

已知時鐘信號clk的頻率為50MHz，下列程序的邏輯功能為（）。always@(posedgeclkornegedgenreset)beginif(!nreset)beginper_count=0;clk0=0;endelsebeginif(per_count<6250000)per_count=per_count+1;elsebeginper_count=0;clk0=!clk0;endendend

參考答案:

4Hz分頻器

對于共陰極數碼管，顯示數字“7”對應的編碼（順序為abcdefg）為（）。

參考答案:

7’b1110_000

ADC0809作為一款8位、8通道逐次逼近型集成A/D轉換器，工作時鐘為TCP，針對某一通道A/D轉換器完成一次轉換的時間為（）。

參考答案:

10TCP

以下程序中，clk_50M為50MHz輸入時鐘，若想輸出clk為2Hz的方波，則cnt的判斷條件設置為多少？（）always@(posedgeclk_50M)beginif(cnt==?)beginclk2_hz=1'b1;cnt=0;endelsebegincnt=cnt+1;clk2_hz=1'b0;endendalways@(posedgeclk2_hz)clk=~clk;

參考答案:

12499999

以下程序描述的狀態機是什么類型的？（）always@(current_stateoriTRIGorDY_cnt)begincase(current_state)S0:beginDY1=0;if(iTRIG)beginnext_state=S1;endelsenext_state=S0;endS1:beginif(DY_cnt<=DY_time)beginnext_state=S1;DY1=1;endelsebeginnext_state=S2;DY1=0;endendS2:beginDY1=0;next_state=S0;enddefault:beginnext_state=S0;endendcaseend

參考答案:

米勒型單段式

下述代碼的復位方式為（）always@(posedgeiCLKornegedgeiRST_n)beginif(!RST_n)current_state<=S0;elsecurrent_state<=next_state;end

參考答案:

下降沿復位_異步復位

當flag==1001時，小球處在哪個位置？

參考答案:

最右最下

若parameterCHAR_START_X,CHAR_X,CHAR_START_Y,CHAR_Y;為參數型常量定義字符顯示的起始坐標和字符的長度和寬度，下列哪個選項所表示的區域在是字符表示區域（）。

參考答案:

C.(iVGA_Y>=CHAR_START_Y)&&(iVGA_Y<=(CHAR_START_Y+CHAR_Y-1))&&(iVGA_X>=CHAR_START_X)&&(iVGA_X<=(CHAR_START_X+CHAR_X-1))

已知parameter參數型常量charline_n=32’h19085FFC,以下哪個選項與其相等。

參考答案:

00011001000010000101111111111100

下列代碼的功能是（）always@(posedgeoTRIGornegedgeiRST_n)beginif(!iRST_n)iDISPLAY_MODE=2;elsebeginif(iREG_GESTURE==8'h14)iDISPLAY_MODE=iDISPLAY_MODE+1;elseif(iREG_GESTURE==8'h1C)iDISPLAY_MODE=iDISPLAY_MODE-1;elseiDISPLAY_MODE=iDISPLAY_MODE;endend

參考答案:

根據信號改變背景模式

廣義的EDA技術指的是什么

參考答案:

電子設計自動化技術。

下面硬件描述語言實現的電路邏輯功能是什么？可選答案為：moduleTest2(Clk,nRst,iTRIG,oTRIG);inputClk,nRst,iTRIG;outputoTRIG;reg[7:0]cnt;regDY1;parameterDY_time=8'H09;always@(posedgeClkornegedgenRst)beginif(!nRst)DY1=0;elseif(iTRIG)DY1=1;elseif(cnt>=DY_time)DY1=0;endalways@(posedgeClkornegedgenRst)beginif(!nRst)cnt<=0;elseif(DY1==1)cnt<=cnt+1;elsecnt<=0;endassignoTRIG=DY1;endmodule

參考答案:

不可重觸發單穩態觸發器；

下面這段代碼實現了VGA行列掃描時的列計數器產生，在（）中填入正確的代碼。其中h_max，v_max，分別為行列計數器到達最大值時的標志位。always@(posedgeiCLKornegedgeiRSTN)if(!iRSTN)beginv_count<=10'b0;oVGA_VS<=1'b1;v_act<=3'b0;endelsebeginif()beginif()v_count<=10'b0;elsev_count<=v_count+10'b1;

參考答案:

h_max，v_max

以下程序中，clk_50M為50MHz輸入時鐘，則clk為多少Hz的方波？（）always@(posedgeclk_50M)beginif(cnt==24999999)beginclk2_hz=1'b1;cnt=0;endelsebegincnt=cnt+1;clk2_hz=1'b0;endendalways@(posedgeclk2_hz)clk=~clk;

參考答案:

1

下面關于FPGA與CPLD的描述正確的是（）

參考答案:

一般而言，FPGA的內部資源更為豐富，能夠實現更為復雜的邏輯功能。_FPAG是SRAM工藝，掉電后信息丟失，因此必須外加專用配置芯片，而CPLD為Flash工藝，掉電信息不丟失，無需配置芯片。_CPLD的安全性比FPGA高。

下面關于可編程數字邏輯設計說法正確的是（）

參考答案:

基于EDA技術的設計具有自主知識產權。_現代數字電子系統一般采用自頂而下的設計方法。_現代EDA設計電子系統相比于傳統方法的設計效率更高。_現代EDA設計技術的可移植性強。

FPGA相比于CPLD優點是（）

參考答案:

FPGA的集成度相比CPLD更高。_FPGA相比于CPLD更適合完成復雜的時序邏輯設計。

這段程序描述的邏輯功能為：moduleLearn1_1(a,b,s,y);inputa,b;inputs;outputy;wired,e;assignd=a&s;assigne=b&(~s);assigny=d|e;endmodule

參考答案:

二選一數據選擇器

已知時鐘信號clkin的頻率為100MHz的方波信號，下面程序中clkout信號的占空比為（）。modulefunction(rst,clkin,clkout);inputclkin,rst;outputwireclkout;reg[2:0]m,n;regclk1,clk2;assignclkout=clk1|clk2;always@(posedgeclkin)beginif(!rst)beginclk1<=0;m<=0;endelsebeginif(m==4)m<=0;elsem<=m+1;if(m<2)clk1<=1;elseclk1<=0;endendalways@(negedgeclkin)beginif(!rst)beginclk2<=0;n=0;endelsebeginif(n==4)n<=0;elsen<=n+1;if(n<2)clk2<=1;elseclk2<=0;endendendmodule

參考答案:

50%

如果某一數據通信系統采用CRC校驗方式，生成多項式g(x)=xxxx+xxx+1，接收到二進制比特序列為1101111101（含CRC校驗碼）。則該生成多項式對應的二進制比特序列為（）。

參考答案:

11001

如果某一數據通信系統采用CRC校驗方式，生成多項式g(x)=xxxx+xxx+1，接收到二進制比特序列為1101111101（含CRC校驗碼）。如果已知接收到二進制序列中的信息碼正確，下面關于校驗碼的說法正確的是（）。

參考答案:

校驗碼有1位錯誤

這段程序描述的邏輯功能是什么？moduleLearn1_1(a,b,s,y);inputa,b;inputs;outputy;wired,e;assignd=a&s;assigne=b&(~s);assigny=d|e;endmodule

參考答案:

y=sa+(~s)b

已知時鐘信號clkin的頻率為100MHz的方波信號，下面程序中clkout的頻率為（）。modulefunction(rst,clkin,clkout);inputclkin,rst;outputwireclkout;reg[2:0]m,n;regclk1,clk2;assignclkout=clk1|clk2;always@(posedgeclkin)beginif(!rst)beginclk1<=0;m<=0;endelsebeginif(m==4)m<=0;elsem<=m+1;if(m<2)clk1<=1;elseclk1<=0;endendalways@(negedgeclkin)beginif(!rst)beginclk2<=0;n=0;endelsebeginif(n==4)n<=0;elsen<=n+1;if(n<2)clk2<=1;elseclk2<=0;endendendmodule

參考答案:

20MHz

關于以下程序，下列說法中正確的是：moduleLearn2_2(a,b,s0,s1,y);inputa,b;inputs0,s1;outputregy;always@(s1ors0)case({s1,s0})2'b00:y=a&b;2'b01:y=a;2'b10:y=b;2'b11:y=a|b;default:y=1'b0;endcaseendmodule

參考答案:

該程序輸出的表達式為y=ab+as0+bs1

關于以下程序，下列說法正確的是：moduleLearn5_1(y,a,b,c);inputa,b,c;outputy;regy,rega;always@(aorborc)beginif(a&b)rega=c;y=rega;endendmodule

參考答案:

該程序是組合邏輯電路

根據程序描述的邏輯功能，下列說法正確的有：moduleLearn7_1(clk,CLR,LD,out);inputclk,CLR,LD,data;outputreg[3:0]out;always@(posedgeclkornegedgeCLR)beginif(!CLR)out<=0;elseif(!LD)out<=data;elseout<=out+1;endendmodule

參考答案:

異步清零，同步置數

以下不屬于CycloneII系列芯片內部的資源的是？（）

參考答案:

嵌入式ADC

對clk_1Hz模塊例化正確的是（）。

參考答案:

clk_1Hzu3(.clk_50M(clk_50M),.rst(rst),.clk1Hz(clk1Hz));

利用計數器將50M的系統時鐘分頻要得到4Hz的信號，則計數器的最大值應為（）

參考答案:

6249999

74LS160的計數條件是（）

參考答案:

ET=1EP=1

74LS47七段顯示譯碼器中優先級最高的輸入信號是（）

參考答案:

BI

在下面彈球生成模塊的代碼中“Y<=((Ball_Y==Ball_Y_Center)&&(Y==10'b0))?{6'b000000,Y_Step}:Y;”實現的是什么功能？always@(posedgeclk_inornegedgerst_n)beginif(!rst_n)beginBall_Y<=Ball_Y_Center;Y<=0;flag[3:2]<=2'b00;endelsebeginif((Ball_Y+Ball_S>=390)&&(Ball_X>block_X1)&&(Ball_X<block_X2))beginY<=~{6'b000000,Y_Step}+10'b1;flag[3:2]<=2'b01;endelseif(Ball_Y+Ball_S>=Ball_Y_Max)beginY<=0;flag[3:2]<=2'b11;endelsebeginif(Ball_Y-Ball_S<=Ball_Y_Min)beginY<={6'b000000,Y_Step};flag[3:2]<=2'b10;endelsebeginY<=((Ball_Y==Ball_Y_Center)&&(Y==10'b0))?{6'b000000,Y_Step}:Y;endendBall_Y<=Ball_Y+Y;endend

參考答案:

判斷如果球處于中間位置時，讓球動起來的初始操作。

閱讀下列程序片段，判斷當y_cnt=350時，mesl值為（）wire[1:0]msel;assignmsel=(y_cnt<180)?2'b01:(y_cnt>=180&&y_cnt<340)?2'b10:2'b00;

參考答案:

2'b00

下列關于用查表法或Cordic算法實現正余弦函數計算的說法中，正確的是（）。

參考答案:

Cordic算法占用DSP資源較少，既可以進行正余弦變換，也可以進行反正余弦變換_查表法占用DSP資源較多，但可以采用分時復用減少查表法占用的DSP資源

X<=(X==11'b0)?((Ball_X<block_X2-20)?(~{7'b0000000,X_Step}+11'b1):({7'b0000000,X_Step})):X;此段代碼中，當X==11'b0,Ball_X<block_X2-20時，小球將如何運動？

參考答案:

左移

下列對于死區的說法正確的是（）

參考答案:

PWM驅動信號為上升沿時，驅動橋臂下管關斷，死區計時器開始計時，計時器計滿后上管開始導通。_PWM驅動信號為下降沿時，驅動橋臂上管關斷，死區計時器開始計時，計時器計滿后下管開始導通。

編碼器信號處理模塊中的一段程序如下。其中，QuadA、QuadB分別為2500PPR增量式編碼器的A、B信號，counter初始值為200。那么，電機轉動90°后，counter的值為（）。always@(clk)beginif(QuadA!=QuadAprev||QuadB!=QuadBprev)counter<=counter+1;QuadAprev<=QuadA;QuadBprev<=QuadB;end

參考答案:

2700

下列這段程序能實現的功能為（）。beginPrevPwm<=PwmControlif(PwmControl!=PrevPwm)beginDeadTimeCounter<=DeadTime;if(PwmControl)PwmLreg<=0;elsePwmHreg<=0;endelseif(DeadTimeCounter!=0)DeadTimeCounter<=DeadTimeCounter-1;elsebeginif(PwmControl)PwmHreg<=1;elsePwmLreg<=1;endend

參考答案:

生成死區時間

在以下分頻器程序中，系統頻率clk50m為50MHz則：分頻得到的時鐘頻率為多少？分頻得到的時鐘占空比為多少？；always@(posedgeclk50m)beginif(count8==7)begincount8<=0;clk_6mhz<=1;endelsebegincount8<=count8+1;clk_6mhz<=0;endend

參考答案:

6.25MHz

1/8

關于以下程序，下列說法中正確的是reg[7:0]CntDis;always@(posedgeClk_50M)beginif(Cnt30>29)beginCntDis[7:4]<=3;CntDis[3:0]<=Cnt30-30;endelseif(Cnt30>19)beginCntDis[7:4]<=2;CntDis[3:0]<=Cnt30-20;endelseif(Cnt30>9)beginCntDis[7:4]<=1;CntDis[3:0]<=Cnt30-10;endelseCntDis<=Cnt30;end

參考答案:

當輸入為26時，輸出為0010_01