EDA實驗報告老師：楊明磊姓名：同作者：學號：學院：電子工程學院實驗一：QUARTUSII軟件使用及組合電路設計仿真一、實驗目的：學習QUARTUSII軟件的使用，掌握軟件工程的成立、VHDL源文件的設計和波形仿真等基本內容；二、實驗內容：四選一多路選擇器的設計第一利用QuartusⅡ達成4選1多路選擇器的文本編寫輸入和仿真測試等步驟，給出仿真波形。、功能及原理原理：數據選擇器又稱為多路變換器或多路開關，它是數字系統中常用的一種典型電路。其主要功能是從多路數據中選擇其中一路信號發送出去。所以它是一個多輸入、單輸出的組合邏輯電路。功能：當選擇控制端s10=00時，輸出；s10=01時，輸出；s10=10時，輸出；s10=11時，輸出。、邏輯器件符號、VHDL語言、波形仿真、仿真分析由波形可知：當s10=00時，y的波形與a相同；當s10=01時，y的波形與b相同；當s10=10時，y的波形與c相同；當s10=11時，y的波形與d相同；與所要實現的功能符合，源程序正確。七段譯碼器程序設計仿真、功能及原理7段數碼是純組合電路，平常的小規模專用IC，如74或4000系列的器件只能作十進制BCD碼譯碼，但是數字系統中的數據辦理和運算都是2進制的，所以輸出表達都是16進制的，為了滿足16進制數的譯碼顯示，最方便的方法就是利用VHDL譯碼程序在FPGA或CPLD中實現。實驗中的數碼管為共陽極，接有低電平的段發亮。比方當LED7S輸出為"0010010"時，數碼管的7個段：g、、e、d、c、b、a分別接0、0、1、0、0、1、0，于是數碼管顯示“5”。、邏輯器件符號、VHDL語言、波形仿真、仿真分析由仿真波形能夠直觀看到，當A=“0000”時，led7s=1000000，數碼管顯示為0；A=“0001”時，led7s=1111001，數碼管顯示為1；....依此可考證波形仿真結果完好符合預期，源程序正確。三.實驗心得在第一次上機實驗中，我們經過對EDA設計軟件QuartusⅡ使用，初步學會了它的使用方法。在實驗中我們編寫程序，編譯，進行時序仿真以考證程序對錯等。在達成VHDL的編寫此后，進行編譯，結果出現了好多錯誤，在仔細的檢查之下，最后將VHDL描繪改正成功并且經過了編譯，在編譯過程中我認識到很多在書本上沒有理解的知識。總的來說，經過上機實驗，我激發了對EDA學習的興趣，也對這門課程有了更深的理解，對EDA設計軟件QuarterⅡ的使用也更為嫻熟。實驗二計數器設計與顯示一、實驗目的1）、熟悉利用QUARTUSII中的原理圖輸入法設計組合電路，掌握層次化設計的方法;2）、學習計數器設計、多層次設計方法和總線數據輸入方式的仿真，并進行電路板下載演示考證。二、實驗內容1、達成計數器設計（4位二進制加減可控計數器）（1）、功能及原理含有異步清零和計數使能的4位二進制加減可控計數器：清零端reset：低電平有效，異步清零，即reset=0時，不論時鐘處于什么狀態，輸出馬上置零。使能端enable：高電平有效，即enable=1時，計數器開始計數；enable=0時，計數器停止計數。加減控制端updown：當updown=0時，為減法計數器；當updown=1時，為加法計數器。、邏輯器件符號、VHDL語言、波形仿真updown=1時，為加法計數：updown=0時，為減法計數：、仿真分析由以上兩個波形很簡單看出，enable=1時，計數器開始計數；reset=0時，計數器置零；updown=0時，減法計數；updown=1時，加法計數；co為進位端。符合設計初衷。2、50M分頻器的設計（1）、功能及原理50M分頻器的作用主假如控制后邊的數碼管顯示的快慢。即一個模為50M的計數器，由時鐘控制，分頻器的基本源理與上述計數器基真相同。分頻器的進位端co用來控制加減計數器的時鐘，將兩個器件連結起來。（2）、邏輯器件符號（3）、VHDL語言(4)、波形仿真(5)、仿真分析由波形仿真能夠看出，enable=1時，由0開始計數，由于計數器模值較大，故只顯示了一部分波形，計數范圍由0到50M。3、七段譯碼器程序設計在實驗一中已給出詳盡程序及仿真結果，不再贅述。4、計數器顯示譯碼設計與下載從前面設計的七段譯碼器decl7s和計數器為基層元件，達成“計數器顯示譯碼”的頂層文件設計。計數器和譯碼器連結電路的頂層文件原理圖以下：原理圖連結好此后就能夠進行引腳的鎖定，此后將整個程序下載到已經安裝好的電路板上，即可進行仿真演示。三.實驗心得實驗三：大作業設計（循環彩燈）一、實驗目的：綜合應用數字電路的各樣設計方法，達成一個較為復雜的電路設計；二.設計目標設計一個循環彩燈控制器，該控制器可控制10個發光二極管循環點亮、間隔點亮或許閃爍等花型。要求最少設計三種以上花型，用按鍵控制花型之間的變換，并用數碼管顯示目前花型。.實驗分工陳碩負責代碼搜尋與編寫，王卓負責電路連結與引腳編寫四.設計流程、分頻器的設計所用50M分頻器在實驗二中已有詳盡說明，不再贅述。彩燈控制器的設計、功能及原理清零端reset：高電平有效，異步清零。即當reset=1時，燈全滅。使能端enable：enable=1時，彩燈工作。花式控制端s10：s10取不一樣樣的值來控制花式的變換。led10s：控制10個led燈的亮滅。（2）、邏輯器件符號3）、VHDL語言七段譯碼器設計（1）、功能原理原理在實驗一中已詳盡說明，功能是顯示花式序號。（2）、VHDL語言頂層文件原理圖以下：仿真波形第一種波形：（從左到右依次點亮，再從右到左依次點亮）第二種波形：（從左到右依次兩兩點亮，再從右到左依次兩兩點亮）第三種波形：（從內到外挨次張開點亮）第四種波形：（閃爍點亮）仿真分析由波形仿真結果可知，源程序正確。.實驗心得此次實驗在參照資料的基礎上，加以改正，使程序滿足設計要求。由于本次實驗完好靠獨立達成，在設計過程中出現了好多問題，編譯和波形仿真的過程中都不順利，在和同學溝通商討的過程中，一一將這些問題解決，最后成功設計出了四種花型。經過此次實驗，我真實意會到了EDA這門課的樂趣，提高了自己的能力。課后習題Ex1:三態緩沖器:Input2選1多路選擇器:outputsenableelIn0ouItputn1Ex2:ENTITY

mux4

ISPORTSYEND

（

：

A，B，INBit_Vector：

C，（3OUTBitmux4

D：DOWNTO）

INBit0）

；；；；ARCHITECTUREbehav1OFmux4ISBEGINmux4_p1：PROCESS（A，B，C，D，S）BEGINIFS=″1110″THENY<=A；ELSIFS=″1101″THENY<=B；ELSIFS=″1011″THENY<=C；ELSES="0111"THENY<=D；ELSEY<='1'；ENDIF；ENDPROCESSmux4_p1；ENDbehav1；ARCHITECTUREbehav2OFmux4ISBEGINY<=AWHENS=″1110″ELSEBWHENS=″1101″ELSECWHENS=″1011″ELSEDWHENS="0111"ELSE'1'；ENDbehav2；ARCHITECTUREbehav3OFmux4ISBEGINmux4_p2：PROCESS（A，B，C，D，S）BEGINCASESISWHEN″1110″=>Y<=A；WHEN″1101″=>Y<=B；WHEN″1011″=>Y<=C；WHEN"0111"=>Y<=D；WHENOTHERS=>Y<="1"；ENDCASE；ENDPROCESSmux4_p2；ENDbehav3；Ex3:libraryieee;usemuxkisport(a1,a2,a3:instd_logic;--待選擇變量temp:bufferstd_logic;--中間信號s1,s0:instd_logic;--控制端output:outstd_logic);--輸出結果endmuxk;architecturepr1ofmuxkisbeginprocess(a2,a3,s0)

--process1begincases0is

--

使用

case

語句when'0'=>temp<=a2;when'1'=>temp<=a3;endcase;endprocess;process(a1,temp,s1)

--process2begincases1iswhen'0'=>output<=a1;when'1'=>output<=temp;endcase;endprocess;endpr1;Ex4:LIBRARYIEEE;USEMULTIISPORT(CL:INSTD_LOGIC;--輸當選擇信號CLK0:INSTD_LOGIC;--輸入信號OUT1:OUTSTD_LOGIC);--輸出端ENDENTITY;ARCHITECTUREONEOFMULTIISSIGNALQ:STD_LOGIC;BEGINPR01:PROCESS(CLK0)BEGINIFCLK‘EVENTANDCLK=’1’THENQ<=NOT(CLORQ);ELSEENDIF;ENDPROCESS;PR02:PROCESS(CLK0)BEGINOUT1<=Q;ENDPROCESS;ENDARCHITECTUREONE;END

PROCESS;Ex5:libraryieee;useh_subisport(x,y:instd_logic;diff,s_out:outstd_logic);endh_sub;architectureoneofh_subisbegindiff<=xxory;s_out<=(notx)andy;endone;libraryieee;useor_2isport(a,b:instd_logic;q:outstd_logic);endor_2;architectureoneofor_2isbeginq<=aorb;endone;libraryieee;usef_subisport(x,y,sub_in:instd_logic;diff,s_out:outstd_logic);endf_sub;architectureoneoff_subiscomponenth_subport(x,y:instd_logic;diff,s_out:outstd_logic);endcomponent;componentor_2port(a,b:instd_logic;q:outstd_logic);endcomponent;signale,f,g:std_logic;beginh_suber1:h_subportmap(x=>x,y=>y,diff=>e,s_out=>f);h_suber2:h_subportmap(x=>e,y=>sub_in,diff=>diff,s_out=>g);or21:or_2portmap(a=>g,b=>f,q=>s_out);endone;libraryieee;usef_sub8isport(x,y:instd_logic_vector(7downto0);sub_in:instd_logic;diff:outstd_logic_vector(7downto0);s_out:outstd_logic);endf_sub8;architectureoneoff_sub8iscomponentf_subport(x,y,sub_in:instd_logic;diff,s_out:outstd_logic);endcomponent;signale:std_logic_vector(6downto0);beginh_suber1:f_subportmap(x=>x(0),y=>y(0),sub_in=>sub_in,diff=>diff(0),s_out=>e(0));h_suber2:f_subportmap(x=>x(1),y=>y(1),sub_in=>e(0),diff=>diff(1),s_out=>e(1));h_suber3:f_subportmap(x=>x(2),y=>y(2),sub_in=>e(1),diff=>diff(2),s_out=>e(2));h_suber4:f_subportmap(x=>x(3),y=>y(3),sub_in=>e(2),diff=>diff(3),s_out=>e(3));h_suber5:f_subportmap(x=>x(4),y=>y(4),sub_in=>e(3),diff=>diff(4),s_out=>e(4));h_suber6:f_subportmap(x=>x(5),y=>y(5),sub_in=>e(4),diff=>diff(5),s_out=>e(5));h_suber7:f_subportmap(x=>x(6),y=>y(6),sub_in=>e(5),diff=>diff(6),s_out=>e(6));h_suber8:f_subportmap(x=>x(7),y=>y(7),sub_in=>e(6),diff=>diff(7),s_out=>s_out);endone;libraryieee;usef_sub81isport(x,y:instd_logic_vector(7downto0);sub_in:instd_logic;diff:outstd_logic_vector(7downto0);s_out:outstd_logic);endf_sub81;architectureoneoff_sub81iscomponentf_subport(x,y,sub_in:instd_logic;diff,s_out:outstd_logic);endcomponent;signale:std_logic_vector(8downto0);begine(0)<=sub_in;s_out<=e(8);q1:foriin0to7generate