1、成績評定表學生姓名班級學號專業通信工程課程設計題目四位二進制計數器評語組長簽字:成績日期2014年7月15日沈陽理工大學課程設計任務書學院信息科學與工程學院專業通信工程學生姓名班級學號課程設計題目四位二進制同步加法計數器(缺10111100110111101111)實踐教學要求與任務：.了解數字系統設計方法。.熟悉QuartiisII8.1仿真環境及VHDL下載。.熟悉Multisim仿真環境。.設計實現四位二進制同步加法計數器(缺10111100110111101111)工作計劃與進度安排：第一周：熟悉Mu由S1m及Quam】sII8.1環境，練習數字系統設計方法第二周：1.在Quartus

2、II8.1環境中仿真實現四位二進制同步加法計數器(缺1011110011011110lllDo2.在Multisim環境中仿真實現四位二進制同步加法計數器，缺(10111100110111101111),并通過虛擬儀器驗證其正確性。指導教師:|專業負責人:學院教學副院長:2014年6月19日2014年6月19日2014年6月20日沈陽理工大學摘要本次課程設計是在QuartusII8.1軟件的環境下，進行VHDL程序編寫和仿真結果分析，為以后學習集成電路芯片的使用打下堅實的基礎。在此基礎上學習了數字系統設計的基本思想和方法，學會了科學地分析實際問題，通過查資料、分析資料及請教老師和同學等多種途徑

3、，獨立解決問題。在使用Multism進行邏輯電路的連接與分析時，要學會化繁為簡，將復雜的電路圖連接的更加簡化、清晰明了。觀察邏輯電路圖和邏輯分析儀的運行結果并進行分析。關鍵詞：VHDL程序仿真結果分析邏輯電路圖邏輯分析儀目錄課程設計目的設計框實現過程1、QuartusII實現過程L2調試程序L3波形仿真1.4引腳鎖定與下載L5仿真結果分析2、MULTISIM實現過程2.1求驅動方程2.2畫邏輯電路圖132.3邏輯分析儀的仿真142.4結果分析14四、總結15五、沈陽理工大學沈陽理工大學- - -一、課程設計目的1、了解同步加法計數器工作原理和邏輯功能。2、掌握計數器電路的分析、設計方法及應用。

4、3、學會正確使用JK觸發器。二、設計框狀態轉換圖是描述時序電路的一種方法，具有形象直觀的特點，即其把所用觸發器的狀態轉換關系及轉換條件用幾何圖形表示出來，十分清新，便于查看在本課程設計中，四位二進制同步加法計數器用四個CP下降沿觸發的JK觸發器實現,其中有相應的跳變,即跳過了10111100110111101111五個狀態，這在狀態轉換圖中可以清晰地顯示出來。具體結構示意框圖和狀態轉換圖如下：CP四位二進制同步加法計數器輸出進位信號輸入加法計數脈沖A：結構示意框圖0000二000100100-001101000-0101-1010上100110000111next直至finishcTOC o

5、1-5 h zNewProjectVizard：Directory,Top-LevelEntity2pag：e1of51歸Whatistheworkingdirectoryforthisproject?Ic:altera81quartu$：.Whatisthenameofthisproject?|courtt4|,Whati$thenameofthetop-lovoldecignonHtyforthi$project?This：namois：caeSGnoitivGandmuetexactlymatchtheentitynameinthedesignfile.UoeExistingProjec

6、tSettings.FiaxisK取消圖1.1XcwProjectWizaxd：SujaznaLry.page5o5-WhenyouclickFinish,theprojectwillbecicotcdwiththefollowingsellings:Projectdireetorp:c;/altc：ra/81/quaitus/ProjGctnamo:count4Top-leveldesignentity:count4Numberoffilc5added;0Numberofucerlibrariesadded:0Deviceassignments:Familynomc:CycloneDevic

7、e:EP1C6Q240C8EDAtools:Designentry/oynthesis:Simulation:Timingonolysis;Operatingconditions:Corevoltage:1.5VJunctiontemperalurerange;085廨|Finijh|取消圖1.2L2調試程序。FileNew再選VHDLFile,MewQuartucIIProjecth-SOPCBuilderSystem巨DesignFilesh-AHDLFileBlockDiagram/SchomaticFilekEDIFFileStatMochinoFiloSystemVerilogHDL

8、FileTelScriptFiloUVerilogHDLFiteVHDLFile臼MemoryFilesHexadGcimal(Intol-Format)File:MemoryInitializationFile曰VoriFication/DgbuggingFilesh-In-SstemSourcesandProbesFileLogicAnolyzorIntorFacoFileh-Signal?apIILogicAnalyzerFileVectorWaveformFilo白OtherFilesL-AHDLIncludeFileh-BlockSymbolFileChainDescriptionF

9、ileSynopsysDesignConstraintsFilekCancelN圖1.3圖1.4寫入程序，保存程序8*工II-c：:cn8=：-“二：；:：.？三:V成EdcX緲PrqeaAs物certsProcessrgTook加川出匕法？Q冷i母6*&9fctity|lncCtlk|lgcox.m漢他a曲4VMliW構-；：345I11信位向目引#0的I同：Hn：|Ccyilthn，ECfikg第ISpUtq5JitttfMyeAintelId-(urucUABethrtInter醺?riMiz為ibicaej一1011121314151617181920212223LI35AKfIEEE

10、：OSEIEE.STDLOGICllM.Mk拉ZE.3TDdIC353ISXED.ILL;Bentitycount4is：P0；.7|CF,X：IX57D_ICGIC；4：CUIS7D_LCG：CJEnC|5。泗IC0)；的ooin:;A5X3IHCTUBE冊“gomCfISSIGNALcccat:STDLOGICVECTOR|3CCiiNTC0):a3STXaFRCCESS|cpfr|BESTSIX尸：e匆ccunc=tC：C,;el3ir8ZVEXIAMD*：IHEKSItoynt-1010IE3ccrnt-0000;fiELSEccunt-contP;EKDIF;山IX；EXDFRXS5

11、5：orccun:;必Behavioral:圖1.5具體程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;entitycount4isPORT(cpj:INSTD.LOGIC;沈陽理工大學沈陽理工大學- -圖1.6- -q:OUTSTD_LOGIC_VECTOR(3DOWNTO0);endcount4;ARCHITECTUREBehavioralOFcount4ISSIGNALcount:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(cp,i)BEGINifr=

12、0thencount=,0000H;elsifcpEVENTANDcp士1,THENifcount=1010”THENcount=H0000;ELSEcount=count+1;ENDif;endif;ENDPROCESS;q=count;endBehavioral;雙擊ImplementDesign(或右鍵Run),運行程序，調試成功顯示如下ER7zRoRctA%gw*er田陋之)、eqAb，w6m、x才CompihtioriEapart郵ydNote.“cffi”Z&%nth”a.U肉”XAmHr.一J強沖AnrfpwMe；m4*t*(crCm4,2戶,，tt*H,ltl*!t*IhMT“

13、-X7fotstr37tlr*lcTlatM、(taincrw，e“K，UUiMT”U力rVnl(1EMybn，TtlalKIa2uful-FriJd11WO902201481MH陰9場依JHU，c，mrca0，IBS(3S00/依160(0)v.tvvv用ssffi*jraia|iFocol01a9fcncxicaiapwcnOtfiaMclwlcsamorrear702】3Infoi：locRiBieraalfra19resenoredxc2T5.0I咖becvwnswreeie”sx85TttaddMCLMCWDrepLscer-ooaic(3rInfoi:ootremcloc*cp*r

14、fejcinzictplaflOlexiwojhregister,oocfiT|0)-199016mXafc:m】；cecpilaticnvicTx&iag*Mlyraiecatil.0ttcea,1vurtua?Safe:MrtosX：FoilCecpilaticnviaucctatil.Carrerx,4v*rni3?iPKXOM*)棧X.入何。|碼AWA.網A入E8AH/1.3波形仿真。File選VectorwaveformFileOK。h-SOPCBuilderSystem白DesignFiles|HAHDLFileH-BlockDiagram/SchematicFile|-EDIFF

15、ileStateMachineFileihSyistennVerilogHDLFiler-1clScriptFile|UVerilogHDLFilejLVHDLFileMemoryFilesHeHadecimal(Intel-Format)FileL-MemoryInitializationFile白Verification/DebuggingFiles|-In-SystemSourcesandProbesFileH-LogicAnalyzerInterfaceFiler-SignalTapIILogicAnalyserFileVectorWaveformFile日OtherFileskAHD

16、LIncludeFileBlockSymbolFilehChainDescriptionFileh-SynopsesDesignConstraintsFile；TextFileOKJCancel圖1.7宓E”MPrc,etQrcce”及TootWrdc-A+9,，9/圖1.8左側Name欄內鼠標右鍵，選擇Insert，打開Insert下的InsertNodeOiBus如圖nserriNoaeortus圖1.9點擊NodeFindej.然后運行仿真波形，如下:圖1.10SimuhtionWaveformsSinul&lionnode：TimingMasteiTimeBar147nt一電I-it1

17、125s心.rba廠卡DOns93,9ns70.QnsSO.Qns110pns130pns150.(0ns170.(0nsu.n-12、拿日q-uj-LJin_ru_Ljin_nLnn_nnLnr麗以X而T5師黑須吸iiUXXMTgTTXXTU55X甌須頓0叩。逆碗而）阿默而而未ql3圖1.111.4引腳鎖定與下載。Assigmnents選項中選pins,分配引腳：Cp-p28,1-p49,q3-p98,q2-p99,ql-plOO,qO-plOl。點擊processing中的EnableliveIOCheckp學Q-uj;Ilc;、l：3a8：quuxt二coqc；-cout：:F.”Fla

18、ui。!：FileEditViewProcessingToolsWindow二Q弱滿JR:H-:3I號總周A匕國T國工二三混舄3aNned.|(,(JcdeName闞二nccieO.rtpt.ITopViewWireBondXMaied|竺|EdtXN_*Hlei|RnKdl.wed?MameOrectJonLlXdQonV詆Q(M)I/OSunddfd.1IrWP羽必1B1_N1X3ALELde&h)2q3OutputF4*13.3-VL/m_rOutputIrpjt41NjB1_N2WlEi(defauh)X3-VLmidefauh)Q&.0,圖1.12- -沈陽理工大學Processes

19、hnplementDesign雙擊GenerateProgranmungFileConfigureDevice(IMPACT),默認JTAG,finishi,we.jedOpen鎖定管腳后重新編譯，編譯無誤后進行下載。ToolsPiogaiamer)Start15仿真結果分析由仿真波形圖可以清楚地看到在一個周期之內，即由小到大，依次完成了四位二進制加法計數的功能。其中由于缺了10111100110111101111五個狀態，即缺了十進制數中的1112131415五個數，在波形仿真中，在這幾個狀態處發生跳變，即由1010直接跳回到0000,即完成一個周期的計數，不斷循環往復。2.Multism實

20、現過程求驅動方程相關結構示意框圖和狀態轉換圖見上(二)所示步驟。選擇四個時鐘脈沖下降沿觸發的JK觸發器，因要使用同步電路，所以時鐘方程應該為CPo=CPk=CP2=CP5=CP(1)求狀態方程由所示狀態圖可直接畫出如圖2.1所示電路次態0+0。”的卡諾圖，再分解開便可以得到如圖2.2所示各觸發器的卡諾圖。沈陽理工大學- -q；QoQ,QX0001111000000100100100001101010101101000Oil111xxxxxxxxxxxxxxxx1010011010 xxxx0000圖2.1將上述卡諾圖對應拆成四個卡諾圖，分別求出、。”表達式如下所示：0；000111100000

21、00010010110101101111100110111101110匚-010111110000由此可見，在CP操作下都能回到有效狀態，即電路能夠自啟動。2.4結果分析Multism是一種虛擬儀器，可以用來驗證電路的設計的正確性。根據相關計算，得出時序電路的時鐘方程、狀態方程、驅動方程，從而選擇合適觸發器來連接實現。本設計中，選用四個時鐘脈沖下降沿觸發的JK觸發器來實現四位二進制加法計數器。邏輯電路圖中，四個小紅燈即為顯示器，從右到左顯示時序圖中的十二種狀態，其中，燈亮表示“1”，滅表示“0”，從而達到計數目的。由于其中缺了10111100110111101111五種狀態，所以在計數過程中會

22、發生跳變，即從1010直接跳回到0000,周而復始。邏輯分析儀類似于ISE環境下的波形仿真，是對計數器的另一種直觀的描述。其中，高電平表示“1”,低電平表示“0”，也可以對計數器的功能進行測試及檢驗。本次課程設計加深了我對EDA技術的進一步深入理解。熟悉了VHDL程序編寫和原理圖輸入法的優缺點，為我以后更深層次的學習奠定了良好的基礎。通過這次課程設計，使我受益頗多。了解到課程實習設計是開端，連接是關鍵，測試是必須。既鞏固了課堂上學到的理論知識，乂掌握了常用集成電路芯片的使用。在此基礎上學習了數字系統設計的基本思想和方法，學會了科學地分析實際問題，通過查資料、分析資料及請教老師和同學等多種途徑，獨立解決問題。同時，也培養了我認真嚴謹的態度。對于數字電路設計，尤其在使用Multism進行邏輯電路的連接與分析時，這種分析解決問題的能力就更為重要。要在復雜的電子器件和密密麻麻的連線中找出頭緒來，有時候并不是一件容易的事情。但是往往這樣的問題就出在計算上，尤其是在化簡卡諾圖時，務必小心謹慎，一個字符寫錯或者