1、.：.；一些電子硬件開發閱歷雞毛蒜皮之一：本錢節約景象一：這些拉高/拉低的電阻用多大的阻值關系不大，就選個整數5K吧點評：市場上不存在5K的阻值，最接近的是4.99K精度 1%，其次是5.1K精度5%，其本錢分別比精度為20%的4.7K高4倍和2倍。20%精度的電阻阻值只需1、1.5、2.2、3.3、4.7、 6.8幾個類別含10的整數倍；類似地，20%精度的電容也只需以上幾種值，假設選了其它的值就必需運用更高的精度，本錢就翻了幾倍，卻不能帶來任何益處。景象二：面板上的指示燈選什么顏色呢？我覺得藍色比較特別，就選它吧點評：其它紅綠黃橙等顏色的不論大小5MM以下封裝如何，都已成熟了幾十年，價錢普

2、通都在5毛錢以下，而藍色卻是近三四年才發明的東西，技術成熟度和供貨穩定度都較差，價錢卻要貴四五倍。目前藍色指示燈只用在不能用其它顏色替代的場所，如顯示視頻信號等。景象三：這點邏輯用74XX的門電路搭也行，但太土，還是用CPLD吧，顯得高檔多了點評：74XX的門電路只幾毛錢，而CPLD至少也得幾十塊，GAL/PAL雖然只幾塊錢，但公司不引薦運用。本錢提高了N倍不說，還給消費、文檔等任務增添數倍的任務。景象四：我們的系統要求這么高，包括MEM、CPU、FPGA等一切的芯片都要選最快的點評：在一個高速系統中并不是每一部分都任務在高速形狀，而器件速度每提高一個等級，價錢差不多要翻倍，另外還給信號完好性

3、問題帶來極大的負面影響。景象五：這板子的PCB設計要求不高，就用細一點的線，自動布吧點評：自動布線必然要占用更大的PCB面積，同時產生比手動布線多好多倍的過孔，在批量很大的產品中，PCB廠家降價所思索的要素除了商務要素外，就是線寬和過孔數量，它們分別影響到PCB的廢品率和鉆頭的耗費數量，節約了供應商的本錢，也就給降價找到了理由。景象六：程序只需穩定就可以了，代碼長一點，效率低一點不是關鍵點評：CPU的速度和存儲器的空間都是用錢買來的，假設寫代碼時多花幾天時間提高一下程序效率，那么從降低CPU主頻和減少存儲器容量所節約的本錢絕對是劃算的。CPLD/FPGA設計也類似。 雞毛蒜皮之二：低功耗設計景

4、象一：我們這系統是220V供電，就不用在乎功耗問題了點評：低功耗設計并不僅僅是為了省電，更多的益處在于降低了電源模塊及散熱系統的本錢、由于電流的減小也減少了電磁輻射和熱噪聲的干擾。隨著設備溫度的降低，器件壽命那么相應延伸半導體器件的任務溫度每提高10度，壽命那么縮短一半景象二：這些總線信號都用電阻拉一下，覺得放心些點評：信號需求上下拉的緣由很多，但也不是個個都要拉。上下拉電阻拉一個單純的輸入信號，電流也就幾十微安以下，但拉一個被驅動了的信號，其電流將達毫安級，如今的系統經常是地址數據各32位，能夠還有244/245隔離后的總線及其它信號，都上拉的話，幾瓦的功耗就耗在這些電阻上了不要用8毛錢一度

5、電的觀念來對待這幾瓦的功耗。景象三：CPU和FPGA的這些不用的I/O口怎樣處置呢？先讓它空著吧，以后再說點評：不用的I/O口假設懸空的話，受外界的一點點干擾就能夠成為反復振蕩的輸入信號了，而MOS器件的功耗根本取決于門電路的翻轉次數。假設把它上拉的話，每個引腳也會有微安級的電流，所以最好的方法是設成輸出當然外面不能接其它有驅動的信號景象四：這款FPGA還剩這么多門用不完，可縱情發揚吧點評：FGPA的功耗與被運用的觸發器數量及其翻轉次數成正比，所以同一型號的FPGA在不同電路不同時辰的功耗能夠相差100倍。盡量減少高速翻轉的觸發器數量是降低FPGA功耗的根本方法。景象五：這些小芯片的功耗都很低

6、，不用思索點評：對于內部不太復雜的芯片功耗是很難確定的，它主要由引腳上的電流確定，一個 ABT16244，沒有負載的話耗電大約不到1毫安，但它的目的是每個腳可驅動60毫安的負載如匹配幾十歐姆的電阻，即滿負荷的功耗最大可達 60*16=960mA，當然只是電源電流這么大，熱量都落到負載身上了。景象六：存儲器有這么多控制信號，我這塊板子只需求用OE和WE信號就可以了，片選就接地吧，這樣讀操作時數據出來得快多了。點評：大部分存儲器的功耗在片選有效時不論OE和WE如何將比片選無效時大100倍以上，所以應盡能夠運用CS來控制芯片，并且在滿足其它要求的情況下盡能夠縮短片選脈沖的寬度。景象七：這些信號怎樣都

7、有過沖啊？只需匹配得好，就可消除了點評：除了少數特定信號外如100BASE-T、CML，都是有過沖的，只需不是很大，并不一定都需求匹配，即使匹配也并非要匹配得最好。象TTL的輸出阻抗不到50歐姆，有的甚至20歐姆，假設也用這么大的匹配電阻的話，那電流就非常大了，功耗是無法接受的，另外信號幅度也將小得不能用，再說普通訊號在輸出高電平和輸出低電平常的輸出阻抗并不一樣，也沒方法做到完全匹配。所以對TTL、LVDS、422等信號的匹配只需做到過沖可以接受即可。景象八：降低功耗都是硬件人員的事，與軟件沒關系點評：硬件只是搭個舞臺，唱戲的卻是軟件，總線上幾乎每一個芯片的訪問、每一個信號的翻轉差不多都由軟件

8、控制的，假設軟件能減少外存的訪問次數多運用存放器變量、多運用內部CACHE等、及時呼應中斷中斷往往是低電平有效并帶有上拉電阻及其它爭對詳細單板的特定措施都將對降低功耗作出很大的奉獻。雞毛蒜皮之三：系統效率景象一：這主頻100M的CPU只能處置70%，換200M主頻的就沒事了點評：系統的處置才干牽涉到多種多樣的要素，在通訊業務中其瓶頸普通都在存儲器上，CPU再快，外部訪問快不起來也是徒勞。景象二：CPU用大一點的CACHE，就應該快了點評：CACHE的增大，并不一定就導致系統性能的提高，在某些情況下封鎖CACHE反而比運用CACHE還快。緣由是搬到CACHE中的數據必需得到多次反復運用才會提高系

9、統效率。所以在通訊系統中普通只翻開指令CACHE，數據CACHE 即使翻開也只局限在部分存儲空間，如堆棧部分。同時也要求程序設計要兼顧CACHE的容量及塊大小，這涉及到關鍵代碼循環體的長度及跳轉范圍，假設一個循環剛好比CACHE大那么一點點，又在反復循環的話，那就慘了。景象三：這么多義務究竟是用中斷還是用查詢呢？還是中斷快些吧點評：中斷的實時性強，但不一定快。假設中斷義務特別多的話，這個沒退出來，后面又接踵而至，一會兒系統就將解體了。假設義務數量多但很頻繁的話，CPU的很大精神都用在進出中斷的開銷上，系統效率極為低下，假設改用查詢方式反而可極大提高效率，但查詢有時不能滿足實時性要求，所以最好的

10、方法是在中斷中查詢，即進一次中斷就把積累的一切義務都處置完再退出。景象四：存儲器接口的時序都是廠家默許的配置，不用修正的點評：BSP對存儲器接口設置的默許值都是按最保守的參數設置的，在實踐運用中應結合總線任務頻率和等待周期等參數進展合理調配。有時把頻率降低反而可提高效率，如RAM的存取周期是70ns，總線頻率為40M時，設3個周期的存取時間，即75ns即可；假設總線頻率為50M時，必需設為4個周期，實踐存取時間卻放慢到了80ns。景象五：一個CPU處置不過來，就用兩個分布處置，處置才干可提高一倍點評：對于搬磚頭來說，兩個人應該比一個人的效率高一倍；對于作畫來說，多一個人只能幫倒忙。運用幾個CP

11、U需對業務有較多的了解后才干確定，盡量減少兩個CPU間協調的代價，使1+1盡能夠接近2，千萬別小于1。景象六：這個CPU帶有DMA模塊，用它來搬數據一定快點評：真正的DMA是由硬件搶占總線后同時啟動兩端設備，在一個周期內這邊讀，那邊些。但很多嵌入CPU內的DMA只是模擬而已，啟動每一次DMA之前要做不少預備任務設起始地址和長度等，在傳輸時往往是先讀到芯片內暫存，然后再寫出去，即搬一次數據需兩個時鐘周期，比軟件來搬要快一些不需求取指令，沒有循環跳轉等額外任務，但假設一次只搬幾個字節，還要做一堆預備任務，普通還涉及函數調用，效率并不高。所以這種DMA只對大數據塊才適用。雞毛蒜皮之四：信號完好性景象

12、一：這些信號都經過仿真了，絕對沒問題點評：仿真模型不能夠與實物一模一樣，連不同批次加工的實物都有差別，就更別說模型了。再說實踐情況千差萬別，仿真也不能夠窮舉一切能夠，尤其是串擾。曾經有一教訓是某單板只需特定長度的包極易丟包，最后的緣由是長度域的值是0 xFF，當這個數據出如今總線上時，干擾了相鄰的WE信號，導致寫不進RAM。其它數據也會對WE產生干擾，但干擾在可接受的范圍內，可是當8位總線同時由0邊1時，附近的信號就招架不住了。結論是仿真結果僅供參考，還應留有足夠的余量。景象二：100M的數據總線應該算高頻信號，至于這個時鐘信號頻率才8K，問題不大點評：數據總線的值普通是由控制信號或時鐘信號的

13、某個邊沿來采樣的，只需爭對這個邊沿堅持足夠的建立時間和堅持時間即可，此范圍之外有干擾也罷過沖也罷都不會有多大影響當然過沖最好不要超越芯片所能接受的最大電壓值，但時鐘信號不論頻率多低其實頻譜范圍是很寬的，它的邊沿才是關鍵的，必需保證其單調性，并且跳變時間需在一定范圍內。景象三：既然是數字信號，邊沿當然是越陡越好點評：邊沿越陡，其頻譜范圍就越寬，高頻部分的能量就越大；頻率越高的信號就越容易輻射如微波電臺可做成手機，而長波電臺很多國家都做不出來，也就越容易干擾別的信號，而本身在導線上的傳輸質量卻變得越差，因此能用低速芯片的盡量運用低速芯片，。景象四：為保證干凈的電源，去偶電容是多多益善點評：總的來說

14、去偶電容越多電源當然會更平穩，但太多了也有不利要素：浪費本錢、布線困難、上電沖擊電流太大等。去偶電容的設計關鍵是要選對容量并且放對地方，普通的芯片手冊都有爭對去偶電容的設計參考，最好按手冊去做。景象五：信號匹配真費事，如何才干匹配好呢？點評：總的原那么是當信號在導線上的傳輸時間超越其跳變時間時，信號的反射問題才顯得重要。信號產生反射的緣由是線路阻抗的不均勻呵斥的，匹配的目的就是為了使驅動端、負載端及傳輸線的阻抗變得接近，但能否匹配得好，與信號線在PCB上的拓撲構造也有很大關系，傳輸線上的一條分支、一個過孔、一個拐角、一個接插件、不同位置與地線間隔 的改動等都將使阻抗產生變化，而且這些要素將使反

15、射波形變得異常復雜，很難匹配，因此高速信號僅運用點到點的方式，盡能夠地減少過孔、拐角等問題。雞毛蒜皮之五：可靠性設計景象一：這塊單板已小批量消費了，經過長時間測試沒發現任何問題點評：硬件設計和芯片運用必需符合相關規范，尤其是芯片手冊中提到的一切參數耐壓、I/O電平范圍、電流、時序、溫度PCB布線、電源質量等，不能光靠實驗來驗證。公司有不少產品都有過慘痛的教訓，產品賣了一兩年，IC廠家換了個消費線，我們的板子就不轉了，緣由就是人家的芯片參數發生了點變化，但并沒有超出手冊的范圍。假設他以手冊為準，那他怎樣變化都不怕，假設參數變得超出手冊范圍了還可找他索賠假設這時他的板子還能轉，那他的可靠性就更牛了。景象二：這部分電路只需求求軟件這樣設計就不會有問題點評：硬件上很多電氣特性直接受軟件控制，但軟件是經常發生不測的，程序跑飛了之后無法預料會有什么操作。設計者應確保不論軟件做什么樣的操作硬件都不應在短時間內發生永久性損壞。景象三：用戶操作錯誤發生問題就不能怪我了點評：要求用戶嚴厲按手冊操作是沒錯的