1、第8章 基本邏輯電路設計8.1 組合邏輯電路設計8.2 時序電路設計習題與思考題8.1 組合邏輯電路設計8.1.1 簡單門電路簡單門電路包括2輸入“與非”門、集電極開路的2輸入“與非”門、2輸入“或非”門、反相器、集電極開路的反相器、3輸入“與”門、3輸入“與非”門、2輸入“或”門和2輸入“異或”門等，它們是構成所有邏輯電路的基本電路。12輸入“與非”門電路2輸入“與非”門電路的邏輯表達式為y=(ab)其邏輯電路圖如圖8-1所示。利用VHDL描述2輸入“與非”門有多種形式，現舉兩個例子加以說明。圖8-1 2輸入“與非”門電路【例8-1】 用VHDL描述2輸入“與非”門電路示例一。【例8-2】

2、用VHDL描述2輸入“與非”門電路示例二。從上面兩個例子中可以看出，例8-1的描述更簡潔，更接近于2輸入“與非”門的行為描述，因此也更易于閱讀；例8-2的描述是以2輸入“與非”門的真值表為依據來編寫的，羅列了2輸入“與非”門的每種輸入狀態及其對應的輸出結果。集電極開路的2輸入“與非”門和一般的2輸入“與非”門在VHDL的描述上沒有什么差異，所不同的只是從不同元件庫中提取相應的電路而已。例如：在第一個例子中要生成的是一般TTL的2輸入“與非”門，而在第二個例子中要生成的是TTL集電極開路的2輸入“與非”門。這里所敘述的情況對其他門電路同樣適用。因此，對不同類型門電路的集電極開路輸出門，本節將不再

3、贅述。22輸入“或非”門電路2輸入“或非”門電路的邏輯表達式為y=(ab)其邏輯電路圖如圖8-2所示。現舉兩個用VHDL描述2輸入“或非”門電路的例子。圖8-2 2輸入“或非”門電路【例8-3】 用VHDL描述2輸入“或非”門電路示例一。【例8-4】 用VHDL描述2輸入“或非”門電路示例二。3反相器反相器電路的邏輯表達式為y=a其邏輯電路圖如圖8-3所示。VHDL對反相器的描述如例8-5和例8-6所示。圖8-3 反相器電路【例8-5】 VHDL對反相器的描述一。【例8-6】 VHDL對反相器的描述二。43輸入“與非”門電路3 輸入“與非”門電路的邏輯表達式為y= (abc)其邏輯電路如圖8-

4、4所示。3輸入“與非”門和2輸入“與非”門的差異僅在于多了一個輸入引腳，在用VHDL編程時，在端口說明中應加一個輸入端口。例如，原來的輸入端口為a、b兩個，現在應變為a、b、c三個。當然，根據邏輯表達式，該輸入端口的信號c應與a、b一樣，一起參與邏輯運算，以得到最后的輸出y。用VHDL描述3輸入“與非”門電路示例如例8-7和例8-8所示。圖8-4 3輸入“與非”門電路【例8-7】 用VHDL描述3輸入“與非”門電路示例一。【例8-8】 用VHDL描述3輸入“與非”門電路示例二。52輸入“異或”門電路2輸入“異或”門電路的邏輯表達式為其邏輯電路如圖8-5所示。用VHDL描述2輸入“異或”門電路示

5、例如例8-9和例8-10所示。圖8-5 2輸入“異或”門電路【例8-9】 用VHDL描述2輸入“異或”門電路示例一。【例8-10】 用VHDL描述2輸入“異或”門電路示例二。上述簡單的門電路大多用兩種不同形式的VHDL程序來描述，其行為和功能是完全一樣的。事實上還可以運用VHDL中所給出的語句來描述這些門電路，這就給編程人員提供了較大的編程靈活性。但是，一般來說，無論是編程人員還是閱讀這些程序的人員，都希望程序能一目了然，因此盡可能采用VHDL中所提供的語言和符號，用簡潔的語句描述其行為，這總是首選的描述方式。8.1.2 編、譯碼器與選擇器編、譯碼器和選擇器是組合電路中較簡單的3種通用電路。它

6、們可以由簡單的門電路組合連接構成。例如，圖8-6所示是一個3-8譯碼器電路(74LS138)。由有關手冊可知，該譯碼器由8個3輸入“與非”門、4個反相器和一個3輸入“或非”門構成。如果事先不作說明，只給出電路，讓讀者來判讀該電路的功能，那么毋庸置疑，要看懂該電路就要花較多的時間。如果采用VHDL，從行為、功能來對3-8譯碼器進行描述，則不僅邏輯設計變得非常容易，而且閱讀也會很方便。圖8-6 3-8譯碼器電路13-8譯碼器3-8譯碼器是最常用的一種小規模集成電路，它有3個二進制輸入端a、b、c和8個譯碼輸出端y0y7。對輸入a、b、c的值進行譯碼，就可以確定輸出端y0y7的哪一個輸出端變為有效(

7、低電平)，從而達到譯碼的目的。3-8譯碼器的真值表如表8-1所示。3-8譯碼器還有3個選通輸入端g1、g2a和g2b。只有在g1=1，g2a=0，g2b=0時，3-8譯碼器才進行正常譯碼，否則y0y7輸出均為高電平。【例8-11】 3-8譯碼器用VHDL描述如下：2優先級編碼器優先級編碼器常用于中斷的優先級控制。例如，74LS148是一個8輸入、3位二進制碼輸出的優先級編碼器。當其某一個輸入有效時，就可以輸出一個對應的3位二進制編碼。另外，當同時有幾個輸入有效時，將輸出優先級最高的那個輸入所對應的二進制編碼。圖8-7是優先級編碼器的引腳圖，它有8個輸入input(0)input(7)和3位二進

8、制碼輸出y0y2。圖8-7 優先級編碼器該優先級編碼器的真值表如表8-2所示。表中，“X”表示任意項，它可以是“0”，也可以是“1”。input(0)的優先級最高，input(7)的優先級最低。 【例8-12】 用VHDL描述優先級編碼器的程序如下：因為VHDL中目前還不能描述任意項，所以不能用前面一貫采用的CASE語句來描述，而采用了IF語句。3四選一選擇器選擇器常用于信號的切換。四選一選擇器可以用于4路信號的切換。四選一選擇器有4個信號輸入端input(0)input(3)、2個信號選擇端a和b及一個信號輸出端y。當a、b輸入不同的選擇信號時，就可以使input(0)input(3)中某個

9、相應的輸入信號與輸出y端接通。例如，當a=b=“0”時，input(0)就與y接通。其邏輯電路如圖8-8所示。圖8-8 四選一電路四選一電路的真值表如表8-3所示。 【例8-13】 用VHDL對四選一電路進行描述的程序如下：例8-13中的四選一選擇器是用IF語句描述的，程序中的ELSE項作為余下的條件，將選擇input(3)從y端輸出，這種描述比較安全。當然，不用ELSE項也可以，這時必須列出sel所有可能出現的情況，加以一一確認。8.1.3 加法器與求補器1加法器加法器有全加器和半加器之分，全加器可以用兩個半加器構成，因此下面先以半加器為例加以說明。半加器有兩個二進制一位的輸入端a和b、一位

10、和的輸出端s、一位進位位的輸出端co。半加器的真值表如表8-4所示，其電路符號如圖8-9所示。圖8-9 半加器【例8-14】 用VHDL描述半加器的程序如下：用兩個半加器可以構成一個全加器。全加器的電路如圖8-10所示。圖8-10 用兩個半加器構成的全加器【例8-15】 采用COMPONENT語句和PORT MAP語句描述全加器。2求補器二進制運算經常要用到求補操作。8位二進制數的求補電路符號如圖8-11所示。求補電路的輸入為a(0)a(7)，補碼輸出為b(0)b(7)，其中a(7)和b(7)為符號位。該電路較復雜，如果像半加器那樣對每個門進行描述和連接是可以做到的，但是那樣做太繁瑣。這里采用

11、RTL描述更加簡潔、清楚。圖8-11 8位二進制數的求補電路符號【例8-16】 用RTL描述求補器。8.1.4 三態門與總線緩沖器三態門與雙向總線緩沖器是接口電路和總線驅動電路經常用到的器件。它們雖然不屬于組合電路，為簡化章節，也列于此處進行介紹。1三態門電路三態門電路如圖8-12所示。它具有一個數據輸入端din、一個數據輸出端dout和一個控制端en。當en=1時，dout=din；當en=0時，dout=Z(高阻)。三態門的真值表如表8-5所示。圖8-12 三態門電路【例8-17】 用VHDL描述三態門的程序如下：在第3章中讀者已經知道，一個實體可以對應多種構造體。例8-18和例8-19就

12、是用不同的VHDL描述的三態門的結構。【例8-18】 用VHDL描述三態門的結構示例一。該例中采用衛式塊語句結構來表示三態門。衛式塊語句結構的特點是：只有塊語句的條件滿足時，塊中所含的語句才會被執行。在這里只有en=1的條件滿足時，dout = GUARDED din語句才會被執行。2單向總線緩沖器在微型計算機的總線驅動中經常要用單向總線緩沖器，它通常由多個三態門組成，用來驅動地址總線和控制總線。一個8位的單向總線緩沖器如圖8-13所示。8位的單向總線緩沖器由8個三態門組成，具有8個輸入和8個輸出端。所有三態門的控制端連在一起，由一個控制輸入端en控制。用VHDL描述的8位單向總線緩沖器的程序

13、實例如例8-20、例8-21和例8-22所示。圖8-13 單向總線緩沖器【例8-20】 用VHDL描述的8位單向總線緩沖器的程序實例一。【例8-21】 用VHDL描述的8位單向總線緩沖器的程序實例二。【例8-22】 用VHDL描述的8位單向總線緩沖器的程序實例三。在編寫上述程序時應注意，不能將“Z”值賦予變量，否則就不能進行邏輯綜合。另外，對信號賦值時“Z”和“0”或“1”不能混合使用，例如：dout = Z001ZZZZ;這樣的語句是不允許出現的。但是變換賦值表達式時，分開賦值是可以的。例如：dout(7) = Z;dout(6 DOWNTO 4) = 001;dout(3 DOWNTO 0

14、) = ZZZZ;3雙向總線緩沖器雙向總線緩沖器用于對數據總線進行驅動和緩沖。典型的雙向總線緩沖器的電路圖如圖8-14所示。圖中，雙向緩沖器有兩個數據輸入輸出端a和b、一個方向控制端dr和一個選通端en。當en=1時，雙向總線緩沖器未被選通，a和b都呈現高阻；當en=0時，雙向總線緩沖器被選通，如果dr=0，那么a=b，如果dr=1，那么b=a。雙向總線緩沖器的真值表如表8-6所示。圖8-14 雙向總線緩沖器【例8-23】 用VHDL描述雙向總線緩沖器實例。從例8-23中可以看出，雙向總線緩沖器由兩組三態門組成，利用信號aout和bout將兩組三態門連接起來。由于在實際工作過程中a和b都不可能

15、同時出現“0”和“1”，因此在這里沒有使用判決函數。8.2 時序電路設計8.2.1 時鐘信號和復位信號1時鐘信號的描述眾所周知，任何時序電路都以時鐘信號為驅動信號，時序電路只是在時鐘信號的邊沿到來時，其狀態才發生改變。因此，時鐘信號通常描述時序電路程序的執行條件。另外，時序電路也總是以時鐘進程的形式來進行描述的，其描述方式一般有兩種。(1) 進程的敏感信號是時鐘信號。在這種情況下，時鐘信號應作為敏感信號，顯式地出現在PROCESS語句后跟的括號中，例如PROCESS(clock_signal)。時鐘信號邊沿的到來將作為時序電路語句執行的條件。【例8-24】 進程的敏感信號是時鐘信號實例。(2)

16、 用進程中的WAIT ON語句等待時鐘。在這種情況下，描述時序電路的進程將沒有敏感信號，而是用WAIT ON語句來控制進程的執行。也就是說，進程通常停留在WAIT ON語句上，只有在時鐘信號到來且滿足邊沿條件時，其余的語句才能執行。【例8-25】 用進程中的AIT ON語句等待時鐘實例。在編寫上述程序時應注意： 無論IF語句還是WAIT ON語句，在對時鐘邊沿進行說明時，一定要注明是上升沿還是下降沿(前沿還是后沿)，只說明是邊沿是不行的。 當時鐘信號作為進程的敏感信號時，在敏感信號的表中不能出現一個以上的時鐘信號，除時鐘信號以外，復位信號等是可以和時鐘信號一起出現在敏感表中的。 WAIT ON

17、語句只能放在進程的最前面或者最后面。(3) 時鐘邊沿的描述。為了描述時鐘邊沿，一定要指定是上升沿還是下降沿，這一點可以使用時鐘信號的屬性描述來進行。也就是說，要指定時鐘信號的值是從“0”到“1”變化，還是從“1”到“0”變化，由此可以得知是時鐘脈沖信號的上升沿還是下降沿。 時鐘脈沖上升沿的描述。時鐘脈沖上升沿波形與時鐘信號屬性的描述關系如圖8-15所示。從圖8-15中可以看到，時鐘信號的起始值為“0”，故其屬性值clkLAST_VALUE = 0；上升沿的到來表示發生了一個事件，故用clkEVENT表示；上升沿以后，時鐘信號的值為“1”，故其當前值為clk = 1。這樣，表示上升沿到來的條件可

18、寫為IF clk = 1 AND clkLAST_VAULE = 0 AND clkEVENT 時鐘脈沖下降沿的描述。時鐘脈沖下降沿波形與時鐘信號屬性的描述關系如圖8-16所示。其關系與圖8-15類同，此時clkLAST_VALUE=1；時鐘信號當前值為clk=0；下降沿到來的事件為clkEVENT。這樣表示下降沿到來的條件可寫為IF clk = 0 AND clkLAST_VALUE =1 AND clk EVENT圖8-15 時鐘脈沖上升沿波形和時鐘信號屬性的描述關系圖8-16 時鐘脈沖下降沿波形和時鐘信號屬性的描述關系根據上面關于上升沿和下降沿的描述，時鐘信號邊沿檢出條件可以統一描述如下

19、：IF clock_signal = current_value AND clock_signalLAST_VALUE AND clock_signalEVENT在某些書刊中邊沿檢出條件也可簡寫為IF clock_signal = clock_signalEVENT AND current_value 由于在STD_LOGIC的數據類型中，其值除“0”和“1”以外，還可以取“2”、“X”等9種狀態值。這樣在綜合時有可能出現問題。為避免類似情況發生，建議盡可能用IEEE中的現成邊沿描述函數。例如：上升沿可描述為 IF vising_edge(cp) THEN下降沿可描述為 IF falling_

20、edge(cp) THEN2觸發器的同步和非同步復位觸發器的初始狀態應由復位信號來設置。復位信號對觸發器復位的操作不同，使其可以分為同步復位和非同步復位兩種。所謂同步復位，就是復位信號有效且在給定的時鐘邊沿到來時，觸發器才被復位；非同步復位則是指一旦復位信號有效，觸發器就被復位。1) 同步復位在用VHDL描述時，同步復位一定要在以時鐘為敏感信號的進程中定義，且用IF語句來描述必要的復位條件。下面兩個例子就是同步復位方式的描述實例。【例8-26】 同步復位方式的描述實例一。【例8-27】 同步復位方式的描述實例二。2) 非同步復位非同步復位又稱異步復位，在描述時與同步方式不同：首先在進程的敏感信

21、號中除時鐘信號以外，還應加上復位信號；其次是用IF語句描述復位條件；最后在ELSIF段描述時鐘信號邊沿的條件，并加上EVENT屬性。非同步復位描述方式如例8-28所示。【例8-28】 非同步復位方式的描述實例。從例8-28中可以看到，非同步復位的信號和變量的代入與賦值必須在時鐘信號邊沿有效的范圍內進行，如例8-28中ELSIF后進行的那樣。另外，添加clock_event是為了防止沒有時鐘事件發生時的誤操作。譬如，現在時鐘事件沒有發生而是發生了復位事件，這樣該進程就得到了啟動。在此情況下，若復位條件沒有滿足，而時鐘邊沿條件卻是滿足的，那么與時鐘信號有關的那一段程序(ELSIF段)就會得到執行，

22、從而造成錯誤操作。8.2.2 觸發器觸發器的種類很多，這里僅舉常用的幾種加以說明。1鎖存器根據觸發邊沿、復位和預置的方式以及輸出端不同可以將鎖存器分為多種不同形式。1) D鎖存器正沿觸發的D鎖存器的電路符號如圖8-17所示。它是一個正沿(上升沿)觸發的D觸發器，有一個數據輸入端d、一個時鐘輸入端clk和一個數據輸出端q。D鎖存器的真值表如表8-7所示。從表中可以看到，D鎖存器的輸出端只有在正沿脈沖過后，輸入端d的數據才傳遞到輸出端q。用VHDL描述D鎖存器的程序實例如例8-29和例8-30所示。圖8-17 D鎖存器【例8-29】 用VHDL描述D鎖存器的程序實例一。【例8-30】 用VHDL描

23、述D鎖存器的程序實例二。2) 非同步復位的D鎖存器非同步復位的D鎖存器的電路符號如圖8-18所示。它和一般的D鎖存器的區別是多了一個復位輸入端clr。當clr = 0時，其q端輸出被強迫置為“0”。clr又稱清零輸入端。圖8-18 非同步復位的D鎖存器【例8-31】 用VHDL描述的非同步復位的D鎖存器的程序實例如下：3) 非同步復位/置位D鎖存器非同步復位/置位D鎖存器的電路符號如圖8-19所示。除了前述的d、clk和q端外，還有clr和pset的復位、置位端。當clr = 0時復位，使q = 0；當pset = 0時置位，使q = 1。圖8-19 非同步復位/置位D鎖存器【例8-32】 用

24、VHDL描述的非同步復位/置位鎖存器的程序實例如下：4) 同步復位的D鎖存器同步復位的D鎖存器的電路如圖8-20所示。與非同步方式不同的是，當復位信號clr有效(clr=1)以后，只是在有效時鐘邊沿到來時才能進行復位操作。圖中clr=1以后，在clk的上升沿到來時，q輸出才變為“0”。另外，從圖中還可以看出，復位信號的優先級比d端數據輸入的優先級高。也就是說，當clr=1時，無論d端輸入什么信號，在clk的上升沿到來時，q輸出總為“0”。圖8-20 同步復位的D鎖存器【例8-33】 用VHDL描述的同步復位D鎖存器的程序實例如下：2JK觸發器帶有復位/置位功能的JK觸發器的電路符號如圖8-21

25、所示。JK觸發器的輸入端有置位輸入pset、復位輸入clr、控制輸入j和k、時鐘信號輸入clk，輸出端有正向輸出端q和反向輸出端qb。JK觸發器的真值表如表8-8所示。表中，q0表示原狀態不變，翻轉表示改變原來的狀態，如原來為“0”則變成“1”，原來為“1”則變成“0”。圖8-21 JK觸發器【例8-34】 用VHDL描述JK觸發器的程序實例如下：例8-34中的復位和置位顯然也是非同步的，且pset的優先級比clr高。也就是說，當pset=0且clr=0時，q將輸出“1”，qb輸出“0”。這種結果和表8-8所示的真值表是不一致的。為了避免這種情況，程序可以改寫成例8-35所示。【例8-35】

26、例8-34改寫以后的程序。在例8-35中，pset = 0，clr = 0這種情況未加以考慮，那么在邏輯綜合時，其輸出是未知的。8.2.3 寄存器寄存器一般由多位觸發器連接而成，通常有鎖存寄存器和移位寄存器等。下面主要介紹移位寄存器。1串行輸入、串行輸出移位寄存器串行輸入、串行輸出移位寄存器的電原理圖如圖8-22所示。它具有兩個輸入端(數據輸入端a和時鐘輸入端clk)與一個數據輸出端b。圖中所示為8位的串行移位寄存器，在時鐘信號的作用下，前級的數據向后級移動。該8位移位寄存器由8個D觸發器構成。圖8-22 串行輸入、串行輸出的 8 位移位寄存器【例8-36】 利用GENERATE語句和D觸發器

27、的描述寫出的8位移位寄存器的VHDL程序如下：例8-36中把dff看作已經生成的元件，然后利用GENERATE來循環生成串行連接的8個D觸發器。【例8-37】 8位移位寄存器直接利用信號來連接的描述如下：2循環移位寄存器在計算機的運算操作中經常用到循環移位，它可以用硬件電路來實現。一個8位循環左移的寄存器的電路符號如圖8-23所示。該電路有8個數據輸入端din(0)din(7)、移位和數據輸出控制端enb、時鐘信號輸入端clk、移位位數控制輸入端s(0)s(2)、8位數據輸出端dout(0)dout(7)。循環左移操作的示意圖如圖8-24所示。當enb=1時，根據s(0)s(2)輸入的數，確定

28、在時鐘脈沖作用下，循環左移幾位。圖8-24 所示是循環左移了3位。當enb=0時，din直接輸出至dout。圖8-23 8位循環移位寄存器 圖8-24 循環左移操作的示意圖【例8-38】 在CPAC中循環左移函數的描述如下：【例8-39】 利用CPAC中循環左移函數描述8位循環左移寄存器的程序如下：3帶清零端的8位并行裝載移位寄存器該移位寄存器就是TTL手冊中的74166，其引腳圖如圖8-25所示。圖中各引腳的名稱及功能如下：ah8位并行數據輸入端；se串行數據輸入端；q串行數據輸出端；clk時鐘信號輸入端；fe時鐘信號禁止端；s/l移位/裝載控制端；clr清零端。圖8-25 帶清零端的8位并

29、行裝載移位寄存器其真值表如表8-9所示。從表8-9中可以看到，當清零輸入端clr為“0”時，8位寄存器的輸出均為“0”，從而使q輸出也為“0”。fe是時鐘禁止端，當它為“1”時將禁止時鐘，即不管時鐘信號如何變化，移位寄存器的狀態不發生改變。另外，時鐘信號只在上升沿時才有效，此時fe=0。如果時鐘信號的上升沿未到來，則移位寄存器的狀態仍不會發生變化。s/l是移位/裝載控制信號。當s/l=1時是移位狀態，在時鐘信號上升沿的控制下，向右移一位，串行輸入端se的信號將移入qa位，而q的輸出將是移位前的內部qg輸出；當s/l=0時是裝載狀態，在時鐘脈沖上升沿的作用下，數據輸入端ah的信號就裝載到移位寄存

30、器的qaqh。8.2.4 計數器 計數器分為同步計數器和異步計數器兩種。計數器是一個典型的時序電路，分析計數器就能更好地了解時序電路的特性。1同步計數器所謂同步計數器，就是在時鐘脈沖(計數脈沖)的控制下，構成計數器的各觸發器狀態同時發生變化。1) 帶允許端的十二進制計數器該計數器由4個觸發器構成，clr輸入端用于清零，en端用于控制計數器工作，clk為時鐘脈沖(計數脈沖)輸入端，qa、qb、qc、qd為計數器的4位二進制計數值輸出端。該計數器的真值表如表8-10所示。該程序對應電路的引腳圖如圖8-26所示。圖8-26 帶允許端的十二進制計數器電路2) 可逆計數器所謂可逆計數器，就是根據計數控制信號的不同，在時鐘脈沖作用下，計數器可以進行加1操作或者減1操作。可逆計數器有一個特殊的控制端，即updn端。當updn=1時，計數器進行加1操作；當updn=0時，計數器進行減1操作。一種6位二進制可