1、EDA 技術實用教程技術實用教程第第 5 5 章章 QuartusII 應用向導應用向導 本課程實驗n實驗一實驗一 Quartusii原理圖輸入設計練習原理圖輸入設計練習 n 實驗二實驗二 Quartusii文本輸入設計練習文本輸入設計練習n實驗三實驗三 Quartusii文本混合設計及層次設計文本混合設計及層次設計n實驗四實驗四 數字鐘設計數字鐘設計n實驗五實驗五 交通信號燈控制器設計交通信號燈控制器設計n實驗六實驗六 HDL語言的組合電路設計語言的組合電路設計n實驗七實驗七 HDL語言的時序電路設計語言的時序電路設計n實驗八實驗八 HDL有限狀態機設計有限狀態機設計n實驗九實驗九 頻率計設

2、計頻率計設計n實驗十實驗十 16*16漢字顯示屏的設計漢字顯示屏的設計2022-4-2435.1.1 Quartus II原理圖輸入的基本操作原理圖輸入的基本操作編輯原理圖編輯原理圖編譯設計文件編譯設計文件仿真仿真引腳鎖定引腳鎖定硬件調試硬件調試編程下載編程下載5.1 基本設計流程基本設計流程 5.1 基本設計流程基本設計流程 圖圖5-2 利用利用“New Preject Wizard”創建工程創建工程cnt10 5.1.2 創建工程創建工程 工程路徑工程名實體名工程名和工程名和實體名一致實體名一致友情提示：工程文件夾的名稱不要使用漢字，最好也不要使用數字友情提示：工程文件夾的名稱不要使用漢字

3、，最好也不要使用數字。5.1 基本設計流程基本設計流程 圖圖5-3 將所有相關的文件都加入進此工程將所有相關的文件都加入進此工程 5.1.2 創建工程創建工程 增加設計文件5.1 基本設計流程基本設計流程 圖圖5-4 選擇目標器件選擇目標器件EP2C5T144C8 5.1.2 創建工程創建工程 設置編程下載的目標芯片的類型與型號5.1 基本設計流程基本設計流程 圖圖5-5 將將Max+plusII工程轉換為工程轉換為QuartusII工程工程 5.1.2 創建工程創建工程 新建項目對話框（第新建項目對話框（第4頁面）頁面）新建項目對話框（第新建項目對話框（第5頁面）頁面）設置第三方EDA工具軟

4、件顯示新建設計項目的摘要5.1 基本設計流程基本設計流程 圖圖5-6 選擇目標器件選擇目標器件EP2C5T144C8 5.1.3 編譯前設置編譯前設置 EPCS1/ EPCS4下載配置5.1 基本設計流程基本設計流程 圖圖5-7選擇配置器件的工作方式選擇配置器件的工作方式 5.1.3 編譯前設置編譯前設置 5.1 基本設計流程基本設計流程 圖圖5-8 選擇配置器件和編程方式選擇配置器件和編程方式 5.1.3 編譯前設置編譯前設置 圖圖5-9 全程編譯后出現報錯信息全程編譯后出現報錯信息 5.1.4 全程編譯全程編譯 2022-4-2412 新的項目建立后，在新的項目建立后，在Quartus I

5、I集成環境下，執集成環境下，執行行 “File”菜單的菜單的“New”命令，在彈出編輯文件類型對話命令，在彈出編輯文件類型對話框中，選擇框中，選擇 “Block Diagram/Schematic File ”（模塊（模塊/原原理圖文件）方式，進入理圖文件）方式，進入Quartus II圖形編輯方式的窗口界面圖形編輯方式的窗口界面。 編輯文件類型對話框編輯文件類型對話框2022-4-2413在原理圖編輯窗中的任何一個位置上用雙擊鼠標，彈出一在原理圖編輯窗中的任何一個位置上用雙擊鼠標，彈出一個元件選擇窗。個元件選擇窗。 元件選擇框元件選擇框基本邏輯元件庫基本邏輯元件庫參數可設置的強函數元件庫參數

6、可設置的強函數元件庫基本邏輯元件庫中的元件基本邏輯元件庫中的元件由此輸入所需要的元件名由此輸入所需要的元件名MAX+plus庫庫圖圖5-10 選擇編輯矢量波形文件選擇編輯矢量波形文件 5.1.5 時序仿真時序仿真 5.1 基本設計流程基本設計流程 圖圖5-11 波形編輯器波形編輯器 5.1.5 時序仿真時序仿真 5.1 基本設計流程基本設計流程 圖圖5-12 設置仿真時間長度設置仿真時間長度 5.1.5 時序仿真時序仿真 5.1 基本設計流程基本設計流程 圖圖5-13 vwf激勵波形文件存盤激勵波形文件存盤 5.1.5 時序仿真時序仿真 5.1 基本設計流程基本設計流程 圖圖5-14 向波形編

7、輯器拖入信號節點向波形編輯器拖入信號節點 5.1.5 時序仿真時序仿真 圖圖5-15 設置時鐘設置時鐘CLK的周期的周期 5.1.5 時序仿真時序仿真 5.1 基本設計流程基本設計流程 圖圖5-16 選擇總線數據格式選擇總線數據格式 5.1.5 時序仿真時序仿真 5.1 基本設計流程基本設計流程 圖圖5-17設置好的激勵波形圖設置好的激勵波形圖 5.1.5 時序仿真時序仿真 5.1 基本設計流程基本設計流程 圖圖5-18 選擇仿真控制選擇仿真控制 5.1.5 時序仿真時序仿真 5.1 基本設計流程基本設計流程 圖圖5-19 仿真波形輸出仿真波形輸出 5.1.5 時序仿真時序仿真 5.1 基本設

8、計流程基本設計流程 圖圖5-20 選擇全時域顯示選擇全時域顯示 5.1.5 時序仿真時序仿真 5.1 基本設計流程基本設計流程 圖圖5-21 cnt10工程的工程的RTL電路圖電路圖 5.1.6 應用應用RTL電路圖觀察器電路圖觀察器 5.2 引腳鎖定引腳鎖定 目標芯片引腳的確定目標芯片引腳的確定（1）根據實驗電路選擇）根據實驗電路選擇GW48-EDA系統的工作模式（例系統的工作模式（例如如NO.5)ainbincinsumcoutf_adderinst（2） 根據使用根據使用GW48-EDA系統的按鍵和指示器件，查系統的按鍵和指示器件，查閱閱NO.5電路圖按鍵和顯示器件的接口電路圖按鍵和顯示

9、器件的接口PIO?5.2 引腳鎖定引腳鎖定 目標芯片引腳的確定目標芯片引腳的確定ain鍵8PIO7bin鍵7PIO6cin鍵6PIO5sumD7PIO14coutD8PIO15ainbincinsumcoutf_adderinst（3）根據目標芯片型號（）根據目標芯片型號（EP1C6Q240）查表對應上述）查表對應上述PIO？的芯片引腳并填入表格中？的芯片引腳并填入表格中5.2 引腳鎖定引腳鎖定 目標芯片引腳的確定目標芯片引腳的確定電路端口電路端口鍵盤、指示器鍵盤、指示器模板引腳模板引腳芯片引腳芯片引腳ain鍵8PIO7bin鍵7PIO6cin鍵6PIO5sumD7PIO14coutD8PIO

10、152402392388125.2 引腳鎖定引腳鎖定 引腳操作步驟引腳操作步驟（1）打開工程文件（例如）打開工程文件（例如f_adder）5.2 引腳鎖定引腳鎖定 操作步驟操作步驟（2）選擇）選擇Assignments菜單中的菜單中的Assignments Editor項項點擊這里選擇pin雙擊new出現此下拉欄，選擇要鎖定的端口名5.2 引腳鎖定引腳鎖定 操作步驟操作步驟（3）選擇本工程要鎖定的端口信號名后如圖所示）選擇本工程要鎖定的端口信號名后如圖所示雙擊new5.2 引腳鎖定引腳鎖定 操作步驟操作步驟（4）雙擊）雙擊Location欄的欄的new出現的下拉欄這選擇對出現的下拉欄這選擇對應

11、端口信號名的器件引腳號如下：應端口信號名的器件引腳號如下：保存鎖定數據保存鎖定數據最后必須再編譯最后必須再編譯一次，才能夠將一次，才能夠將鎖定信息編譯到鎖定信息編譯到下載文件中。下載文件中。5.3 編程下載編程下載USB Blaster編程配置編程配置安裝安裝USB驅驅動程序動程序34重新編譯項目重新編譯項目下載：下載：ToolsProgrammer（sof文件）文件） 采用采用JTAG模式模式下載下載5.3 編程下載編程下載配置文件下載步驟配置文件下載步驟（1）點擊Tools菜單，選擇Programmer選項，出現以下界面或直接點或直接點擊快捷鍵擊快捷鍵注意注意.sof文件為當文件為當前的工

12、程文件前的工程文件5.3 編程下載編程下載配置文件下載步驟配置文件下載步驟（2）設置編程模式為JTAG，Hardware Setup為USB-Blaster設置編程模設置編程模式為式為JTAG點擊點擊Hardware Setup出現以下對話框點擊點擊這里選擇USB-Blaster5.3 編程下載編程下載配置文件下載步驟配置文件下載步驟（3）選中Program /configure ，點擊Start開始下載選擇選擇Program /configure點擊點擊Star開始開始下載編程文件下載編程文件5.3 編程下載編程下載配置文件下載步驟配置文件下載步驟（4）編程下載成功的狀態下載成功后下載成功后

13、Progress：的狀態的狀態ByteBlaster II接口接口AS模式編程窗口模式編程窗口 （1） AS模式編程配置器件模式編程配置器件 5.3 編程下載編程下載AS模式編程配置模式編程配置圖圖5-30 選擇目標器件選擇目標器件EP2C5T144 5.3.4 JTAG間接模式編程配置器件間接模式編程配置器件 5.3 編程下載編程下載圖圖5-31 選定選定SOF文件后，選擇文件壓縮文件后，選擇文件壓縮 5.3.4 JTAG間接模式編程配置器件間接模式編程配置器件 圖圖5-35 在在In-System Memory Content Editor中使用中使用USB Blaster 5.3.5 U

14、SB Blaster編程配置器件使用方法編程配置器件使用方法 5.3 引腳設置和下載引腳設置和下載 5.4 原理圖輸入設計方法原理圖輸入設計方法 5.4.1 5.4.1 設計流程設計流程 (1) (1) 為本項工程設計建立文件夾為本項工程設計建立文件夾 假設本項設計的文件夾取名為假設本項設計的文件夾取名為adder，路徑為：路徑為：d:adder。 圖圖5-42 元件輸入對話框元件輸入對話框 5.3 原理圖輸入設計方法原理圖輸入設計方法 (2) (2) 輸入設計項目和存盤輸入設計項目和存盤 圖圖5-43 將所需元件全部調入原理圖編輯窗并連接好將所需元件全部調入原理圖編輯窗并連接好 5.3 原理

15、圖輸入設計方法原理圖輸入設計方法 (3) (3) 將設計項目設置成可調用的元件將設計項目設置成可調用的元件 圖圖5-44 連接好的全加器原理圖連接好的全加器原理圖f_adder.bdf 5.3 原理圖輸入設計方法原理圖輸入設計方法 (4) (4) 設計全加器頂層文件設計全加器頂層文件 圖圖5-45 f_adder.bdf工程設置窗工程設置窗 5.3 原理圖輸入設計方法原理圖輸入設計方法 (5) (5) 將設計項目設置成工程和時序仿真將設計項目設置成工程和時序仿真 圖圖5-46 加入本工程所有文件加入本工程所有文件 5.3 原理圖輸入設計方法原理圖輸入設計方法 (5) (5) 將設計項目設置成工

16、程和時序仿真將設計項目設置成工程和時序仿真 圖圖5-47 全加器工程全加器工程f_adder的仿真波形的仿真波形 5.3 原理圖輸入設計方法原理圖輸入設計方法 5. 5. 將設計項目設置成工程和時序仿真將設計項目設置成工程和時序仿真 5.3 原理圖輸入設計方法原理圖輸入設計方法 5.3.2 5.3.2 應用宏模塊的原理圖設計應用宏模塊的原理圖設計 1. 1. 計數器設計計數器設計 圖圖5-48 含有時鐘使能的兩位十進制計數器含有時鐘使能的兩位十進制計數器 5.3 原理圖輸入設計方法原理圖輸入設計方法 5.3.2 5.3.2 應用宏模塊的原理圖設計應用宏模塊的原理圖設計 1. 1. 計數器設計計

17、數器設計 圖圖5-49 兩位十進制計數器工作波形兩位十進制計數器工作波形 2.0s 4.0s 6.0s 8.0s 10.0s 2. 2. 頻率計主結構電路設計頻率計主結構電路設計 圖圖5-50 兩位十進制頻率計頂層設計原理圖文件兩位十進制頻率計頂層設計原理圖文件 5.3 原理圖輸入設計方法原理圖輸入設計方法 5.3.2 5.3.2 應用宏模塊的原理圖設計應用宏模塊的原理圖設計 2. 2. 頻率計主結構電路設計頻率計主結構電路設計 圖圖5-51 兩位十進制頻率計測頻仿真波形兩位十進制頻率計測頻仿真波形 3. 3. 時序控制電路設計時序控制電路設計 圖圖5-52 測頻時序控制電路測頻時序控制電路

18、5.3 原理圖輸入設計方法原理圖輸入設計方法 5.3 原理圖輸入設計方法原理圖輸入設計方法 5.3.2 5.3.2 應用宏模塊的原理圖設計應用宏模塊的原理圖設計 3. 3. 時序控制電路設計時序控制電路設計 圖圖5-53 測頻時序控制電路工作波形測頻時序控制電路工作波形 4. 4. 頂層電路設計頂層電路設計 圖圖5-54 頻率計頂層電路原理圖頻率計頂層電路原理圖 5.3 原理圖輸入設計方法原理圖輸入設計方法 5.3.2 5.3.2 應用宏模塊的原理圖設計應用宏模塊的原理圖設計 4. 4. 頂層電路設計頂層電路設計圖圖5-55 頻率計工作時序波形頻率計工作時序波形 6. 原理圖輸入設計方法原理圖

19、輸入設計方法 6.1 6.1 設計流程設計流程 6.1.1 6.1.1 為本項工程設計建立文件夾為本項工程設計建立文件夾 假設本項設計的文件夾取名為假設本項設計的文件夾取名為adder，路徑為：路徑為：d:adder。 6.1.2 輸入設計項目和存盤輸入設計項目和存盤 6. 原理圖輸入設計方法原理圖輸入設計方法 6.1.3 將設計項目設置成可調用的元件將設計項目設置成可調用的元件 6. 原理圖輸入設計方法原理圖輸入設計方法 圖圖5-44 連接好的全加器原理圖連接好的全加器原理圖f_adder.bdf 4. 設計全加器頂層文件設計全加器頂層文件 6. 原理圖輸入設計方法原理圖輸入設計方法 6.1

20、.5 將設計項目設置成工程將設計項目設置成工程6. 原理圖輸入設計方法原理圖輸入設計方法 圖圖5-46 加入本工程所有文件加入本工程所有文件 6.1.5 將設計項目設置成工程將設計項目設置成工程6. 原理圖輸入設計方法原理圖輸入設計方法 圖圖5-47 全加器工程全加器工程f_adder的仿真波形的仿真波形 6.1.5 工程進行時序仿真工程進行時序仿真 6. 原理圖輸入設計方法原理圖輸入設計方法 全加器真值表n其中Ai為被加數，Bi為加數，相鄰低位來的進位數為Ci-1，輸出本位和為Si。向相鄰高位進位數為Ci 6.2 6.2 應用宏模塊的原理圖設計應用宏模塊的原理圖設計 6.2.1 計數器設計計

21、數器設計 含有時鐘使能的兩位十進制計數器含有時鐘使能的兩位十進制計數器 6. 原理圖輸入設計方法原理圖輸入設計方法 圖圖5-49 兩位十進制計數器工作波形兩位十進制計數器工作波形 2.0s 4.0s 6.0s 8.0s 10.0s 6. 原理圖輸入設計方法原理圖輸入設計方法 6.2.2 頻率計主結構電路設計頻率計主結構電路設計 圖圖5-50 兩位十進制頻率計頂層設計原理圖文件兩位十進制頻率計頂層設計原理圖文件 圖圖5-51 兩位十進制頻率計測頻仿真波形兩位十進制頻率計測頻仿真波形 6. 原理圖輸入設計方法原理圖輸入設計方法 6.2.3 時序控制電路設計時序控制電路設計 圖圖5-52 測頻時序控

22、制電路測頻時序控制電路 6. 原理圖輸入設計方法原理圖輸入設計方法 圖圖5-53 測頻時序控制電路工作波形測頻時序控制電路工作波形 6. 原理圖輸入設計方法原理圖輸入設計方法 6.2.4 頂層電路設計頂層電路設計 圖圖5-54 頻率計頂層電路原理圖頻率計頂層電路原理圖 圖圖5-55 頻率計工作時序波形頻率計工作時序波形 6. 原理圖輸入設計方法原理圖輸入設計方法 實驗與設計實驗與設計 5-1. 組合電路的設計組合電路的設計(1) 實驗目的實驗目的：熟悉：熟悉Quartus的的VHDL文本設計流程全過程，學習簡文本設計流程全過程，學習簡單組合電路的設計、多層次電路設計、仿真和硬件測試。單組合電路

23、的設計、多層次電路設計、仿真和硬件測試。(2) 實驗內容實驗內容1：首先利用：首先利用Quartus完成完成2選選1多路選擇器（例多路選擇器（例4-3）的）的文本編輯輸入文本編輯輸入(mux21a.vhd)和仿真測試等步驟，給出圖和仿真測試等步驟，給出圖4-3所示的仿真所示的仿真波形。最后在實驗系統上進行硬件測試，驗證本項設計的功能。波形。最后在實驗系統上進行硬件測試，驗證本項設計的功能。(3) 實驗內容實驗內容2：將此多路選擇器看成是一個元件：將此多路選擇器看成是一個元件mux21a，利用元件例，利用元件例化語句描述圖化語句描述圖4-18，并將此文件放在同一目錄中。以下是部分參考程，并將此文

24、件放在同一目錄中。以下是部分參考程序：序：實驗與設計實驗與設計 . COMPONENT MUX21A PORT ( a，b，s : IN STD_LOGIC; y : OUT STD_LOGIC); END COMPONENT ；. u1 : MUX21A PORT MAP(a=a2，b=a3，s=s0，y=tmp); u2 : MUX21A PORT MAP(a=a1，b=tmp，s=s1，y=outy); END ARCHITECTURE BHV ;按照本章給出的步驟對上例分別進行編譯、綜合、仿真。并對其仿真波形作出分按照本章給出的步驟對上例分別進行編譯、綜合、仿真。并對其仿真波形作出分析

25、說明。析說明。 實驗與設計實驗與設計 (4) 實驗內容實驗內容3：引腳鎖定以及硬件下載測試。建議選實驗電路模：引腳鎖定以及硬件下載測試。建議選實驗電路模式式5（附錄圖（附錄圖8），用鍵），用鍵1(PIO0)控制控制s0；用鍵；用鍵2(PIO1)控制控制s1；a3、a2和和a1分別接分別接clock5、clock0和和clock2；輸出信號；輸出信號outy仍接揚聲仍接揚聲器器spker。通過短路帽選擇。通過短路帽選擇clock0接接256Hz信號，信號，clock5接接1024Hz，clock2接接8Hz信號。最后進行編譯、下載和硬件測試實驗（通過信號。最后進行編譯、下載和硬件測試實驗（通過選

26、擇鍵選擇鍵1、鍵、鍵2，控制，控制s0、s1，可使揚聲器輸出不同音調）。，可使揚聲器輸出不同音調）。(5) 實驗報告實驗報告：根據以上的實驗內容寫出實驗報告，包括程序設：根據以上的實驗內容寫出實驗報告，包括程序設計、軟件編譯、仿真分析、硬件測試和詳細實驗過程；給出程計、軟件編譯、仿真分析、硬件測試和詳細實驗過程；給出程序分析報告、仿真波形圖及其分析報告。序分析報告、仿真波形圖及其分析報告。實驗與設計實驗與設計 (6) 附加內容附加內容：根據本實驗以上提出的各項實驗內容和實驗要求，：根據本實驗以上提出的各項實驗內容和實驗要求，設計設計1位全加器。位全加器。首先用首先用Quartus完成完成4.3

27、節給出的全加器的設計，包括仿真和硬節給出的全加器的設計，包括仿真和硬件測試。實驗要求分別仿真測試底層硬件或門和半加器，最后件測試。實驗要求分別仿真測試底層硬件或門和半加器，最后完成頂層文件全加器的設計和測試，給出設計原程序，程序分完成頂層文件全加器的設計和測試，給出設計原程序，程序分析報告、仿真波形圖及其分析報告。析報告、仿真波形圖及其分析報告。(7) 實驗習題實驗習題：以：以1位二進制全加器為基本元件，用例化語句寫出位二進制全加器為基本元件，用例化語句寫出8位并行二進制全加器的頂層文件，并討論此加法器的電路特性。位并行二進制全加器的頂層文件，并討論此加法器的電路特性。 實驗與設計實驗與設計

28、5-2. 時序電路的設計時序電路的設計(1) 實驗目的實驗目的：熟悉：熟悉Quartus的的VHDL文本設計過程，學習簡單時序文本設計過程，學習簡單時序電路的設計、仿真和測試。電路的設計、仿真和測試。(2) 實驗內容實驗內容1：根據實驗：根據實驗5-1的步驟和要求，設計觸發器的步驟和要求，設計觸發器(使用例使用例4-6)，給出程序設計、軟件編譯、仿真分析、硬件測試及詳細實驗過程。給出程序設計、軟件編譯、仿真分析、硬件測試及詳細實驗過程。(3) 實驗內容實驗內容2：設計鎖存器：設計鎖存器(使用例使用例4-14)，同樣給出程序設計、軟件編，同樣給出程序設計、軟件編譯、仿真分析、硬件測試及詳細實驗過

29、程。譯、仿真分析、硬件測試及詳細實驗過程。(4) 實驗內容實驗內容3：只用一個：只用一個1位二進制全加器為基本元件和一些輔助的時位二進制全加器為基本元件和一些輔助的時序電路，設計一個序電路，設計一個8位串行二進制全加器，位串行二進制全加器，要求要求：1、能在、能在8-9個時鐘脈沖后完成個時鐘脈沖后完成8位二進制數（加數被加數的輸入方式為位二進制數（加數被加數的輸入方式為并行）的加法運算，電路須考慮進位輸入并行）的加法運算，電路須考慮進位輸入Cin和進位輸出和進位輸出Cout； 實驗與設計實驗與設計 2、給出此電路的時序波形，討論其功能，并就工作速度與并行加法器進、給出此電路的時序波形，討論其功

30、能，并就工作速度與并行加法器進行比較；行比較；3、在、在FPGA中進行實測。對于中進行實測。對于GW48 EDA實驗系統，建議選擇電路模式實驗系統，建議選擇電路模式1（附錄圖（附錄圖3），鍵），鍵2，鍵，鍵1輸入輸入8位加數；鍵位加數；鍵4，鍵，鍵3輸入輸入8位被加數；鍵位被加數；鍵8作作為手動單步時鐘輸入；鍵為手動單步時鐘輸入；鍵7控制進位輸入控制進位輸入Cin；鍵；鍵9控制清控制清0；數碼；數碼6和數碼和數碼5顯示相加和；發光管顯示相加和；發光管D1顯示溢出進位顯示溢出進位Cout。4、鍵、鍵8作為相加起始控制，同時兼任清作為相加起始控制，同時兼任清0；工作時鐘由；工作時鐘由clock0自

31、動給出，自動給出，每當鍵每當鍵8發出一次開始相加命令，電路即自動相加，結束后停止工作，并發出一次開始相加命令，電路即自動相加，結束后停止工作，并顯示相加結果。就外部端口而言，與純組合電路顯示相加結果。就外部端口而言，與純組合電路8位并行加法器相比，此位并行加法器相比，此串行加法器僅多出一個加法起始串行加法器僅多出一個加法起始/清清0控制輸入和工作時鐘輸入端。控制輸入和工作時鐘輸入端。提示：此加法器有并提示：此加法器有并/串和串串和串/并移位寄存器各一。并移位寄存器各一。(5) 實驗報告實驗報告：分析比較實驗內容：分析比較實驗內容1和和2的仿真和實測結果，說明這兩種電的仿真和實測結果，說明這兩種

32、電路的異同點。路的異同點。 實驗與設計實驗與設計 5-3. 設計含異步清0和同步時鐘使能的加法計數器(1) 實驗目的實驗目的：學習計數器的設計、仿真和硬件測試，進一步熟悉：學習計數器的設計、仿真和硬件測試，進一步熟悉VHDL設計技術。設計技術。(2) 實驗原理實驗原理：實驗程序為例：實驗程序為例4-22，實驗原理參考，實驗原理參考4.4節，設計流程參考本節，設計流程參考本章。章。(3) 實驗內容實驗內容1：在：在Quartus上對例上對例4-22進行編輯、編譯、綜合、適配、進行編輯、編譯、綜合、適配、仿真。說明例中各語句的作用，詳細描述示例的功能特點，給出其所有仿真。說明例中各語句的作用，詳細

33、描述示例的功能特點，給出其所有信號的時序仿真波形。信號的時序仿真波形。(4) 實驗內容實驗內容2：引腳鎖定以及硬件下載測試（參考：引腳鎖定以及硬件下載測試（參考5.2節）。引腳鎖定后節）。引腳鎖定后進行編譯、下載和硬件測試實驗。將實驗過程和實驗結果寫進實驗報告。進行編譯、下載和硬件測試實驗。將實驗過程和實驗結果寫進實驗報告。 實驗與設計實驗與設計 (5) 實驗內容實驗內容3：使用：使用SignalTap II對此計數器進行實時測試，流程與要求參對此計數器進行實時測試，流程與要求參考考5.3節。節。(6) 實驗內容實驗內容4：從設計中去除：從設計中去除SignalTap II，要求全程編譯后生成

34、用于配置，要求全程編譯后生成用于配置器件器件EPCS1編程的壓縮編程的壓縮POF文件，并使用文件，并使用ByteBlasterII，通過，通過AS模式對實模式對實驗板上的驗板上的EPCS1進行編程，最后進行驗證。進行編程，最后進行驗證。(7) 實驗內容實驗內容4：為此項設計加入一個可用于：為此項設計加入一個可用于SignalTapII采樣的獨立的時鐘采樣的獨立的時鐘輸入端（采用時鐘選擇輸入端（采用時鐘選擇clock0=12MHz，計數器時鐘，計數器時鐘CLK分別選擇分別選擇256Hz、16384Hz、6MHz），并進行實時測試。），并進行實時測試。(8) 思考題思考題：在例：在例4-22中是否

35、可以不定義信號中是否可以不定義信號 CQI，而直接用輸出端口信號，而直接用輸出端口信號完成加法運算，即：完成加法運算，即：CQ = CQ + 1？為什么？為什么？(9) 實驗報告實驗報告：將實驗原理、設計過程、編譯仿真波形和分析結果、硬件測：將實驗原理、設計過程、編譯仿真波形和分析結果、硬件測試實驗結果寫進實驗報告。試實驗結果寫進實驗報告。 實驗與設計實驗與設計 5-4. 用原理圖輸入法設計8位全加器(1) 實驗目的實驗目的：熟悉利用：熟悉利用Quartus的原理圖輸入方法設計簡單組合的原理圖輸入方法設計簡單組合電路，掌握層次化設計的方法，并通過一個電路，掌握層次化設計的方法，并通過一個8位全

36、加器的設計把握位全加器的設計把握利用利用EDA軟件進行原理圖輸入方式的電子線路設計的詳細流程。軟件進行原理圖輸入方式的電子線路設計的詳細流程。(2) 實驗原理實驗原理：一個：一個8位全加器可以由位全加器可以由8個個1位全加器構成，加法器間位全加器構成，加法器間的進位可以串行方式實現，即將低位加法器的進位輸出的進位可以串行方式實現，即將低位加法器的進位輸出cout與相臨與相臨的高位加法器的最低進位輸入信號的高位加法器的最低進位輸入信號cin相接。而一個相接。而一個1位全加器可以位全加器可以按照按照6.1節介紹的方法來完成。節介紹的方法來完成。實驗與設計實驗與設計 (3) 實驗內容實驗內容1：完成半加器和全加器的設計，包括原理圖輸入、編譯、：完成半加器和全加器的設計，包括原理圖輸入、編譯、綜合、適配、仿真、實驗板上的硬件測試，并將此全加器電路設置成綜合、適配、仿真、實驗板上的硬件測試，并將此全加器電路設置成一個硬件符號入庫。鍵一個硬件符號入庫。鍵1、鍵、鍵2、鍵、鍵3(PIO0/1/2)分別接分別接ain、bin、cin；發光管發光