1、1、同步電路和異步電路的區別是什么？仕蘭微電子異步電路主要是組合邏輯電路，用于產生地址譯碼器、或的讀寫控制信號脈沖，但它同時也用在時序電路中，此時它沒有統一的時鐘，狀態變化的時刻是不穩定的，通常輸入信號只在電路處于穩定狀態時才發生變化。也就是說一個時刻允許一個輸入發生變化，以防止輸入信號之間造成的競爭冒險。電路的穩定需要有可靠的建立時間和持時間，待下面介紹。      同步電路是由時序電路(寄存器和各種觸發器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同一個時鐘，而所有的狀態變化都是在時鐘的上升沿(或下降沿)完成的

2、。比方觸發器，當上升延到來時，寄存器把端的電平傳到輸出端。在同步電路設計中一般采用D觸發器，異步電路設計中一般采用Latch。2、什么是同步邏輯和異步邏輯？漢王筆試同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系。電路設計可分類為同步電路和異步電路設計。同步電路利用時鐘脈沖使其子系統同步運作，而異步電路不使用時鐘脈沖做同步，其子系統是使用特殊的“開始”和“完成”信號使之同步。由于異步電路具有以下優點-無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模塊性、可組合和可復用性-因此近年來對異步電路研究增加快速，論文發表數以倍增，而Intel Pentium 4處理器設計

3、，也開始采用異步電路設計。異步電路主要是組合邏輯電路，用于產生地址譯碼器、或的讀寫控制信號脈沖，其邏輯輸出與任何時鐘信號都沒有關系，譯碼輸出產生的毛刺通常是可以監控的。同步電路是由時序電路(寄存器和各種觸發器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同一個時鐘，而所有的狀態變化都是在時鐘的上升沿(或下降沿)完成的。3、什么是"線與"邏輯，要實現它，在硬件特性上有什么具體要求？漢王筆試線與邏輯是兩個輸出信號相連可以實現與的功能。在硬件上，要用oc門來實現漏極或者集電極開路，由于不用oc門可能使灌電流過大，而燒壞邏輯門，同時在輸出端口應

4、加一個上拉電阻。線或則是下拉電阻4、什么是Setup 和Holdup時間？漢王筆試5、setup和holdup時間,區別.南山之橋6、解釋setup time和hold time的定義和在時鐘信號延遲時的變化。未知7、解釋setup和hold time violation，畫圖說明，并說明解決方法。威盛VIA 2003.11.06 上海筆試試題時間(Setup Time)和保持時間Hold time。建立時間是指在時鐘邊沿前，數據信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數據信號需要保持不變的時間。如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數據，將會出現metastab

5、ility的情況。如果數據信號在時鐘沿觸發前后持續的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。8、說說對數字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。仕蘭微電子9、什么是競爭與冒險現象？怎樣判斷？如何消除？漢王筆試在組合邏輯中，由于門的輸入信號通路中經過了不同的延時，導致到達該門的時間不一致叫競爭。產生毛刺叫冒險。如果布爾式中有相反的信號則可能產生競爭和冒險現象。解決方法：一是添加布爾式的冗余消去項，但是不能防止功能冒險，二是在芯片外部加電容。三是增加選通電路在組合邏輯中，由于多少輸入信號變化先后不同、信號傳輸的路徑不同，或是各種器件延遲時間不同

6、這種現象稱為競爭都有可能造成輸出波形產生不應有的尖脈沖俗稱毛刺，這種現象成為冒險。10、你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？漢王筆試常用邏輯電平：TTL、CMOS、LVTTL、LVCMOS、ECLEmitter Coupled Logic、PECLPseudo/Positive Emitter Coupled Logic、LVDSLow Voltage Differential Signaling、GTLGunning Transceiver Logic、BTLBackplane Transceiver Logic、ETLenhanced transceiver log

7、ic、GTLPGunning Transceiver Logic Plus；RS232、RS422、RS48512V，5V，3.3V；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。cmos的高低電平分別為:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD.ttl的為:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4

8、v.用cmos可直接驅動ttl;加上拉電阻后,ttl可驅動cmos.1、當TTL電路驅動COMS電路時，如果TTL電路輸出的高電平低于COMS電路的最低高電平一般為3.5V，這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。2、OC門電路必須加上拉電阻，以提高輸出的搞電平值。3、為加大輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻。4、在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產生降低輸入阻抗，提供泄荷通路。5、芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號的噪聲容限增強抗干擾能力。6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外

9、界的電磁干擾。7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。上拉電阻阻值的選擇原則包括:1、從節約功耗及芯片的灌電流能力考慮應當足夠大；電阻大，電流小。2、從確保足夠的驅動電流考慮應當足夠小；電阻小，電流大。3、對于高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮以上三點,通常在1k到10k之間選取。對下拉電阻也有類似道理/OC門電路必須加上拉電阻，以提高輸出的搞電平值。OC門電路要輸出“1”時才需要加上拉電阻不加根本就沒有高電平在有時我們用OC門作驅動例如控制一個LED灌電流工作時就可以不加上拉電阻OC門可以實現“線與”運算OC門就是 &

10、#160;集電極開路輸出總之加上拉電阻能夠提高驅動能力。11、如何解決亞穩態。飛利浦大唐筆試？亞穩態是指觸發器無法在某個規定時間段內到達一個可確認的狀態。當一個觸發器進入亞穩態時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩定在某個正確的電平上。在這個穩定期間，觸發器輸出一些中間級電平，或者可能處于振蕩狀態，并且這種無用的輸出電平可以沿信號通道上的各個觸發器級聯式傳播下去。解決方法：1降低系統時鐘頻率2用反應更快的FF3引入同步機制，防止亞穩態傳播4改善時鐘質量，用邊沿變化快速的時鐘信號關鍵是器件使用比較好的工藝和時鐘周期的裕量要大。亞穩態寄存用d只是一個方法，有時候通過not，buf

11、等都能到達信號過濾的效果12、IC設計中同步復位與異步復位的區別。南山之橋同步復位在時鐘沿采復位信號，完成復位動作。異步復位不管時鐘，只要復位信號滿足條件，就完成復位動作。異步復位對復位信號要求比較高，不能有毛刺，如果其與時鐘關系不確定，也可能出現亞穩態。13、MOORE 與 MEELEY狀態機的特征。南山之橋   Moore狀態機的輸出僅與當前狀態值有關,且只在時鐘邊沿到來時才會有狀態變化. Mealy狀態機的輸出不僅與當前狀態值有關,而且與當前輸入值有關,這14、多時域設計中,如何處理信號跨時域。南山之橋不同的時鐘域之間信號通信時需要進行同步處理，這樣可以防止新時鐘域中

12、第一級觸發器的亞穩態信號對下級邏輯造成影響，其中對于單個控制信號可以用兩級同步器，如電平、邊沿檢測和脈沖，對多位信號可以用FIFO,雙口RAM，握手信號等。跨時域的信號要經過同步器同步，防止亞穩態傳播。例如：時鐘域1中的一個信號，要送到時鐘域2，那么在這個信號送到時鐘域2之前，要先經過時鐘域2的同步器同步后，才能進入時鐘域2。這個同步器就是兩級d觸發器，其時鐘為時鐘域2的時鐘。這樣做是怕時鐘域1中的這個信號，可能不滿足時鐘域2中觸發器的建立保持時間，而產生亞穩態，因為它們之間沒有必然關系，是異步的。這樣做只能防止亞穩態傳播，但不能保證采進來的數據的正確性。所以通常只同步很少位數的信號。比方控制信號，或地址。當