1、Leo True1、題型填空10*2'簡答4*5'分析3*10'（程序分析，畫出對應(yīng)波形圖；給出程序, 畫出電路） 設(shè)計2*15'（要求條例分明，邏輯清晰）2、考點一、EDA設(shè)計流程1、EDA設(shè)計流程：設(shè)計輸入、綜合、適配、時序仿真及功能仿真、編程下載、硬件測試2、設(shè)計輸入：圖形輸入、HDL文本輸入。圖形輸入：原理圖輸入、狀態(tài)圖 輸入和波形圖輸入。3、時序仿真：接近真實器件運行特性的仿真，仿真文件中包含了器件硬件特 性參數(shù)，仿真精度高。4、功能仿真：直接對VHDL、原理圖描述或其他描述形式的邏輯功能進行測試，以了解其實現(xiàn)的功能是否滿足原設(shè)計要求， 仿真過程不涉及

2、任何具體 器件的硬件特性。設(shè)計耗時短，對硬件庫、綜合器等沒有任何要求。一般 先進行功能測試再進行時序仿真。二、FPGA/CPLD1、CPLD:乘積項原理FPGA:查找表原理三、有限狀態(tài)機設(shè)計1、狀態(tài)編碼：狀態(tài)位直接輸出型編碼、順序編碼、一位熱鍵編碼2、狀態(tài)位直接輸出型編碼：將狀態(tài)編碼直接輸出作為控制信號，即 output=state,要求對狀態(tài)機個狀態(tài)的編碼做特殊的選擇， 以適應(yīng)控制時序的要求。3、順序編碼：000- 001- 010- 011- 100- 101- 110- 111,8位狀態(tài)機只需要三個狀態(tài)機。4、一位熱鍵編碼：用n個觸發(fā)器實現(xiàn)具有n個狀態(tài)的狀態(tài)機，狀態(tài)機中的每一位都由其中一

3、個觸發(fā)器的狀態(tài)表示100000- 010000- 001000- 000100- 000010- 000001四、VHDL文字規(guī)則1、整數(shù)、實數(shù)(必須帶有小數(shù)點)、物理量文字(VHDL不接受此類文字)， 如：60s, 100m2、字符串：一維的字符數(shù)組。字符以單引號標示，字符串以雙引號標示。文字字符串：雙引號括起的一段文字。數(shù)字字符串，預(yù)定義的數(shù)據(jù)類型BIT的一位數(shù)組。B:二進制；O:八進制，每位位矢數(shù)組長度 3; X:十六進制，每位位矢 數(shù)組長度4。3、標識符：必須以英文字母開頭、必須是單一的下劃線，且其前后必須是 字母或數(shù)字；允許包含圖形符號(回車、換行等)，也允許包含空格。4、操作符：邏

4、輯操作符，關(guān)系操作符，算術(shù)操作符。邏輯操作符：and, or, xor, xnor等等；關(guān)系操作符： =, <=,>=,<,> 等 等；算術(shù)運算符：加減乘除移位等等。五、屬性描述語句。1、信號類屬性：event stable與之相反。對于目前的VHDL綜合器，Event 只能用于if、when語句中。2、數(shù)據(jù)區(qū)間屬性：'range(n)以及reverse_range(n)兩者返回次序相反， 前者與原序列相同，后者相反。返回值是一個區(qū)間。Eg: signalrangel in std_logic_vector (7 downto 0)。3、數(shù)值類屬性:left、r

5、ight、high、low。Page3064、數(shù)組屬性：'length表征數(shù)組長度。A=array1' length六、IP核1、軟IP:用VHDL等硬件描述語言描述的功能模塊，但是不涉及什么具體 電路元件實現(xiàn)這些功能。周期短，投入少，不涉及物理實現(xiàn)，增大了 IP的靈活 性與適應(yīng)性。2、固IP:完成了綜合的功能塊。較大的設(shè)計深度，一般以網(wǎng)表形式提交用 戶使用。3、硬IP:提供設(shè)計的最終產(chǎn)品：掩模。設(shè)計深度高，后續(xù)工作少，但靈活 性差。七、PCB印刷版電路設(shè)計1、類別：剛性和撓性；單層、雙層和多層2、封裝類型：分離封裝、雙列直插式封裝（dual in-line packagH 針

6、陣式封裝（pin grid package、表面貼裝器件（surface mount device、針柵陣歹！J封裝（PGA）、塑料弓I 線片式載體封裝（PLCC）、球狀柵格陣列封裝（BGA）等等 3、板面介紹元件面（component side、焊接面（與元件面相對，solder side、絲印層（用 于標注元件，采用絲印法）、阻焊層、焊盤、金屬化孔、通孔、坐標網(wǎng)格（定 于元件與網(wǎng)格交點上）。4、常用設(shè)計標準網(wǎng)格尺寸（常用2.5mm）、標稱孔徑與最小焊盤直徑、導(dǎo)線寬度、導(dǎo)線間距、焊盤形狀(方、圓、橢圓等)。八、順序語句賦值語句、if、case loop、next、exit、wait、子程序調(diào)

7、用語句、return語句、null語句九、并行語句并行信號賦值語句、塊語句、并行過程調(diào)用語句、元件例化語句、report語句、斷言語句十、范本Use ieee;Use ieee.std_logic_1164.all;Entity xxx isPort(xxx);End entity xxx;Architecture xxx of xxx isbeginXxx:process(x,x,x)BeginXxxXxxEnd process xxxEnd xxx十一、常用語法1、信號與變量。信號signal用于作為電路中的信號連接，在整個結(jié)構(gòu)體內(nèi)的任何地方都能使用， 在進程最后才對信號賦值。變量 var

8、iable用于作為進程中局部數(shù)據(jù)儲存單元，只能在所定義的進程中使用，立即賦值。信號的賦值需要一個延時，end process語句到達后延遲才發(fā)生，延遲后進程內(nèi)所有語句同時完成，而最接近 end process 的語句先被賦值。進程語句必須由敏感信號的變化來驅(qū)動。2、仿真延時。1）、固有延時：b<=a after 20ns當a的時間長度小于20ns,又t b無影響。2）、傳輸延時：b<= transport a after20ns;無論a時間多長，b始終會完成賦值， 盡是傳輸時間延遲。3、if語句If xxx thenXxxxxElsif xxx thenXxxElse xxxxxE

9、nd if4、case語句case xxx iswhen 選擇=> =>y<=awhen 選擇值可以是：1、單個普通數(shù)值；2、數(shù)值選擇范圍，如2 to 4 ; 3、并列數(shù)值，如1|2,取值3或者5 ; 4、混合方式(以上三種方式的混合)。當選擇范圍確定時，各選擇值必須對應(yīng)一種狀態(tài)，且不允許重疊。5、loop語句1)for n in 0 to 7 loopxxxx;end loop;2)l1:loopXxxxExit 11 when xxxx;End loop 11;3)next語句用于有條件或無條件的轉(zhuǎn)向控制Next；開始下一次循環(huán)Next loop 標號；Next loop

10、標號when條件表達式；一定條件時調(diào)到下一次循環(huán)或其他循3 o4) exit 語句 Exit loop 標號。6、null空操作,用于匹配else語句等7、Wait掛起語句Wait ,永遠掛起Wait on信號表，當信號變化時停止掛起Wait until條件表達式，條件等待語句Wait for時間表達式，超時等待語句8、有限狀態(tài)機(mealy同步/&出；moore,異步輸出)自定義數(shù)據(jù)類型type數(shù)據(jù)類型名is數(shù)據(jù)類型定義of基本數(shù)據(jù)類型Type st1 is array (0 to 15) of std_logic;Type week is (sun,mon,tue,wed,thu,fri,sat)舉型枚舉型定義，用數(shù)字