1、AN-827應用筆記One Technology Way P.O. Box 9106 Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 Fax: 781.461.3113 放大器與開關電容ADC接口的匹配方法作者：Eric Newman與Rob Reeder簡介在現代無線接收器設計中，高采樣率的模數轉換器(ADC)通常被用作中頻復合調制信號的采樣。基于CMOS開關電容的ADC因其低成本和低功耗而成為這類設計的首選。這類ADC的前端為非緩沖型，直接耦合至采樣網絡，所以ADC的輸入阻抗會隨時間(跟蹤和保持模式切換時)變化，這就對驅動ADC的放大器提出

2、了挑戰。為了在驅動ADC的同時獲得極小的噪聲和信號失真，有必要設計一種無源網絡接口，實現寬帶噪聲抑制和采樣保持阻抗的變換，從而為驅動放大器提供一個更匹配的負載阻抗。本文將介紹如何在多個常用IF頻率下采用諧振法將采樣保持阻抗變換為可預測性的負載，從而更精確地設計抗混疊濾波器。開關電容ADC為了降低功耗，開關電容ADC省掉了ADC前端中的緩沖。ADC采樣保持放大器電路(SHA)由輸入開關、輸入采樣電容、采樣開關和放大器構成，如圖1所示，輸入開關直接連接著驅動器和采樣電容。輸入開關閉合時(跟蹤模式)，驅動電路給輸入電容充電。輸入開關斷開時(保持模式)，驅動電路與輸入電容分離。該ADC的跟蹤模式和保持

3、模式的時間大致相等。05012-001圖1 一個開關電容ADC與放大器驅動器連接的簡化輸入模型Rev. 0 | Page 1 of 8AN-827在SHA跟蹤模式下的ADC輸入阻抗與SHA保持模式下的ADC輸入阻抗是不一樣的，這就很難使ADC輸入阻抗與驅動器電路始終匹配。ADC在跟蹤模式下，輸入開關閉合，因此該模式下的輸入阻抗與驅動器電路應保持匹配。輸入阻抗隨頻率的變化主要取決于采樣電容以及信號通道中的寄生電容。為精確匹配阻抗，應對輸入阻抗的頻率相關性有所了解。如圖2為AD9236在0至1 GHz的輸入頻率下輸入阻抗隨頻率變化的曲線圖。諧振匹配要將有用信號有效地耦合到一個給定ADC的理想奈奎斯

4、特(Nyquist)區，必須了解該ADC在信號頻率下的跟蹤和保持阻抗。ADC制造商正著手提供用于網絡分析的散射參數和阻抗參數。測得的輸入阻抗數據可用于設計阻抗變換網絡，這種網絡能在改善有用信號耦合的同時，抑制其他頻段的無用信號。對任何輸入系統，只要提供其差分輸入阻抗，就可以設計一個低信號損耗的匹配網絡。如果輸入阻抗為復數且表示為ZIN = R + jX，其中R為復合輸入阻抗中的等效串聯電阻部分，X為串聯電抗，則可求出一種網絡，用以將該復合阻抗變換為理想負載。通常我們會把輸入阻抗描述為一個等效并聯RC網絡。要計算這個等效RC并聯網絡，可以下面等式將阻抗轉換為導納：2001801602018140

5、12010080604020001412108642500600700800900IMAGINARY IMPEDANCE (pF)16REAL IMPEDANCE ()YIN=ZIN1=(R+jX)1(1)有很多軟件程序可以計算復數的倒數，如MATLAB®、MathCADTM，甚至最新版本的電子表格計算器，如Microso󰁒® Excel, 也可用下面的公式求解：(R+jX)1=05012-00210020030040001000RjXRjX1=G+jB+(2)ANALOG INPUTFREQUENCY(MHz)其中G=R被稱為電導。R+X圖2 AD9236

6、在采樣模式和保持模式下的差分輸入頻率圖2中，藍色曲線和紅色曲線分別表示ADC輸入SHA在跟蹤模式和保持模式下的輸入阻抗虛部值(右縱軸)。可見，頻率<100 MHz時，虛部阻抗會在大于4 pF(跟蹤模式)和1 pF(保持模式)間變化。圖2中，輸入阻抗的實部為橙色曲線和綠色曲線(參見左縱軸)。與輸入開關斷開的保持模式相比，跟蹤模式下的阻抗比保持模式的小得多。與緩沖ADC的阻抗在整個額定帶寬內保持恒定不同，開關電容ADC的輸入阻抗在小于100 MHz輸入帶寬內會產生較大變化。這就給設計者帶來了巨大的挑戰，很難在一個給定頻率范圍內與系統特性阻抗保持充分匹配。B=X被稱為電納。R+X復合導納YIN

7、 = G + jB的單位為-1(有時稱為姆歐(mho)，即歐姆(ohm)的反向說法，也稱為西門子，縮寫為S)。要求出等效RC并聯網絡，則先求G的倒數，就可得出并聯電阻和一個等效電容值，其電納等于jB。電容的電納等于jC。所以等效并聯RC網絡值為REQ1R2+X2=(3)和CEQ=1X+(4)其中， = 2f，信號頻率的角頻率。Rev. 0 | Page 2 of 8AN-827由于導納為并聯相加關系，因此很容易求出可抵消等式2中的虛部jB的諧振電納。該電納的幅度應為B且極性相反。并聯電感的電納為j1= (5)用公式表示為等式8，其中FS為采樣頻率，FBW為最大信號頻率：FS > 2 &#

8、215; FBW(8)一個等于1/B的電感以諧振方式抵消了虛部電納，復合電納就只剩下電導部分了。例如，AD9236在140 MHz時采樣阻抗為(59 j270) 。應用等式1和等式2，可求出復合電納為G + jB = (0.77 + j3.5) m1，并聯RC等效電阻為G1 = (0.77 × 10-3) = 1300 ，等效電容為(B/) = (3.5 × 10-3)/ (2f) = 4 pF。通過使用一個并聯電感LP = 1/B，以諧振方式抵消電容性電納，結果僅剩RC并聯等效電阻中的高阻抗電阻部分。所以：(1/B) = (2f × 3.5 × 103

9、)1 = 322 nH 且RE Q/CEQ/LP = (1300 1 + (j2fCEQ) + ( j2fLP)1)1 = 1300 (7)(6)IF采樣與奈奎斯特因素當信號頻率處于第一奈奎斯特區內時，才考慮基帶采樣。然而，有些ADC可在第一奈奎斯特區之上的較高奈奎斯特區中采樣，即所謂的欠采樣或IF采樣。圖3為80 MHz采樣頻率(FS)下，信號頻率(IF)為140 MHz的各個ADC奈奎斯特區。可見，信號位于第四奈奎斯特區。從圖中可以看出，IF頻率的鏡像或混疊反射回第一奈奎斯特區，看起來就像在第一奈奎斯特區中有頻率為20 MHz的信號。另外需注意的是，多數FFT分析器(如ADC Analyz

10、erTM)只對第一奈奎斯特區即0 FS至0.5 FS范圍內的FFT繪圖。所以，若信號頻率高于0.5 FS，其鏡像將反射至第一奈奎斯特區或稱為基帶的區域。如果信號頻帶中存在雜散，則情況將變得更加復雜。那么，當信號頻率大于0.5 FS時，奈奎斯特準則是否仍然適用？先看一下什么是奈奎斯特準則(摘自Walt Kester的“High Speed Design Seminar”)：奈奎斯特準則：必須以等于或大于信號帶寬兩倍的速率對信號進行采樣，方可保留信號中的全部信息。2FS160MHz05012-003圖3 奈奎斯特區的定義此處的關鍵為信號頻率的位置。只要信號不重疊且處于單個奈奎斯特區之內，就符合奈奎

11、斯特準則，唯一發生變化是第一奈奎斯特區的位置變成了較高區。由于借助IF采樣法可省掉信號鏈中的混頻級，因而這種方法正日益盛行起來。因為信號鏈中的元件總數減少，由此減少了系統噪聲，從而改善了性能。當然系統的總信噪比(SNR)也更好。在某些情況下，這種設計還可提升無雜散動態范圍(SFDR)性能，因為在取消混頻級后，混頻器產生的本振泄漏也得以減少。Rev. 0 | Page 3 of 8AN-827進行IF采樣時，高頻抗混疊濾波器(AAF)的設計顯得至關重要。多數情況下，AAF以信號頻帶為中心而設計。信號頻帶范圍可以是幾MHz，甚至是奈奎斯特區的整個帶寬，這完全取決于系統所需的最小分析帶寬。在IF采樣

12、應用中，設計合適的濾波器至關重要，以確保較低奈奎斯特區的低頻噪聲不落在信號頻率所在的較高奈奎斯特區中。濾波器設計不當會引入噪聲，這可在噪底基帶圖中看到。如圖4，抗混疊濾波器的阻帶衰減特性體現了系統的總體動態范圍。所需系統動態范圍與帶通濾波器的階數直接相關。系統分辨率的要求也會影響階數的選取。分辨率越低，噪底越高。這就意味著混疊信號的有效性降低，濾波器的階數要求也相應降低。然而，有些較高階濾波器可能使通帶紋波增加，導致相位和幅度失真，從而對系統性能造成不利影響。總而言之，設計抗混疊濾波器時，必須倍加謹慎。抗混疊濾波器的設計抗混疊濾波器有助于減少無用奈奎斯特區中的信號量，從而避免造成帶內混疊、防止

13、動態性能降低。抗混疊濾波器通常用LC網絡設計而成，為獲得所需阻帶和通帶特性，源阻抗和負載阻抗必須選擇得當。為設計濾波器網絡，可借鑒相關描述濾波器的書。通常用切比雪夫(Chebyshev)或巴特沃茲(Butterworth)多項式來定義濾波器傳遞函數。有幾種基于軟件的濾波器設計程序有助于簡化這一問題，如Nuhertz Technologies的Filter Free 4.0或Agilent Technologies推出的Advanced Design System(ADS，高級設計系統)。0.5FS40MHzFS80MHz1.5FS120MHz2FS160MHz05012-004圖4 系統動態范

14、圍與抗混疊濾波器阻帶衰減Rev. 0 | Page 4 of 8AN-827選擇來說是很有必要的，考慮電路板走線的寄生串聯電感，可以選用電感值稍低的電感。需要注意的是，圖5 (c)中的負載被圖5 (d)中的ADC接口取代，包括一個并聯電感和多個共模偏置電阻。偏置電阻給各差分輸入端提供所需的直流偏置，并與ADC輸入阻抗和諧振并聯電感為濾波器組成一個精確負載。網絡Q值的考慮是非常重要的。負載-源阻抗比越大，越需要注意元件Q值和布局布線的寄生效應。通常情況下，為獲得噪聲和失真性能的最佳組合，需要根據經驗確定元件值并進行試驗，最終得到最佳的網絡接口。也可通過濾波器設計手冊查找歸一化原型濾波器值，然后按

15、照比例求出所需截止頻率和負載阻抗的相應值。圖5 (a)所示為四階歸一化原型濾波器的一個例子。該濾波器滿足某一切比雪夫多項式，理想狀態下，當負載-源阻抗比為5:1時，紋波低于0.5 dB。圖5 (b)顯示的是截止頻率為144 MHz、負載阻抗為600 的單端等效網絡。具有高動態范圍IF采樣功能的多數高速ADC都采用差分輸入接口。因此，有必要將單端網絡轉換為差分網絡，如圖5 (c)所示。轉換為差分網絡時，串聯阻抗值減半。最終采用的實際L值和C值的如圖5 (d)所示。印刷電路板寄生效應的建模對于最佳L值和C值RSrS=_=0.125L1L3V(a)rL=1fC=1HzVRL=600󰀀

16、fC=144MHz(b)RS_=60󰀀VS_=60󰀀2RL=600󰀀(c)70nH132.5nH05012-005圖5 開關電容ADC的匹配Rev. 0 | Page 5 of 8AN-827測得的性能數據以上示例中的電路設計具有出色的動態性能，如圖6所示。請注意采用和沒采用設計得當的接口網絡兩種情況下，無雜散動態范圍和總諧波失真表現出來的差異。諧振并聯電感對ADC的阻抗進行轉換，為濾波器提供了一種可預測的負載阻抗。除此之外，該并聯電感還能幫助吸收低頻閃爍噪聲和直流失調，從而減小了0 Hz附近的底噪。抗混疊濾波器既有助于抑制高頻寬帶噪聲，以避免造

17、成帶內混疊，同時也可幫助抑制驅動放大器輸出端的較高頻諧波。這為工作于140 MHz中頻的高IF采樣接收器提供了一種很好的解決方案。在2 MHz帶寬內，頻率響應表現平坦，變化幅度僅為±0.2 dB，群延遲不足10納秒。1020304050來驅動AD9244(14-位、65 MSPS CMOS模數轉換器)。使用的設計方法與前面例子中的一樣。級聯底噪改善幅度超過6 dB，同時SFDR提高了10 dB以上。01020304050607080901001101201302.55.07.510.012.515.017.520.022.525.027.530.0FREQUENCY(MHz)0102

18、03040506070809010011012013051015607080901001101202.55.07.510.012.515.017.520.022.525.027.530.0FREQUENCY(MHz)05012-0072025303540FREQUENCY(MHz)10203040501306070809010011012051015202530354005012-006圖7 用于驅動AD9244的AD8351(48MHz，之前與之后)小結對接收器設計工程師來說，驅動放大器和開關電容ADC進行匹配無疑是一大挑戰。本文介紹了一種對放大器正確匹配的方法。利用開關電容ADC在跟蹤模式下的S參數，可以設計出用來抵消ADC SHA網絡中的寄生電容的諧振匹配網絡。這一便捷的解決方案通過匹配使得ADC輸入阻抗表現為純阻型，從而，帶寬得以改善，通帶更加平坦，SFDR性能也得到了提升。130FREQUENCY(MHz)圖6 驅動AD9236的AD8370(140MHz，使用匹配網絡之前與之后)較低頻示例如圖7所示。這種解決方案以一種雙下變頻式IF采樣設計為目標，其中有效帶寬為5 MHz，群延遲低于100納秒，通帶紋波不足±0.25 dB。這里采用AD8351差分放大器Rev. 0 | Page 6 of 8A