1、第七章電阻和電容的匹配白雪飛中國科學技術大學電子科學與技術系 失配的衡量 失配的原因 器件匹配規則提綱2失配的衡量匹配和失配4 平均失配 用于衡量匹配器件之間的系統失配 系統失配由以同樣方式影響所有樣品的機制引發 標準偏差 量化由于工藝條件或者材料性質的統計波動而引起的隨機失配平均失配和標準偏差5平均失配和標準偏差6失配的原因隨機變化8 電容的面變化 兩個等值匹配電容的失配 電容的隨機匹配與電容面積的平方根成反比 任意兩個電容之間的失配 匹配電容中的較小者對失配起主要作用電容的隨機變化9電阻的隨機變化10 電阻的工藝偏差 對于匹配電阻，只要采用相同寬度就可以消除工藝偏差 把匹配電阻分解成具有相

2、同尺寸的電阻段，可以消除長度的工藝偏差 電容的工藝偏差 當匹配電容的面積-周長比相等時，它們對工藝偏差不敏感 兩個等值電容可以采用相同形狀的電容來實現，通常繪制成正方形 兩個不等的電容，小電容繪制成正方形，大電容繪制成矩形，或采用匹配子電容或單位電容陣列實現工藝偏差11 增加單個電阻段的值減小導線電阻的影響 盡可能減小跳線長度 在只需要單個通孔的地方放置多個通孔以減小跳線電阻 無論是否需要，在每根跳線上插入同樣數量的通孔對電阻的互連寄生12 增加單個電容的尺寸減小導線電容的影響 估計導線電容的影響，并調整各導線的長度和覆蓋情況，使它們的比率與對應電容的比率匹配電容的互連寄生13 NBL引起的表

3、面不連續的橫向移位 在含有NBL的隔離島或阱中的擴散電阻容易受到表面不連續的影響 增加NBL邊緣超出器件的程度，保證在最壞情況下NBL陰影也不會與器件相交版圖移位14 刻蝕速率取決于薄膜開孔的形狀和大小 大的開口可以確保進入更多的刻蝕劑，因此比小的開口刻蝕速率快刻蝕速率的變化15虛擬電阻16虛擬電容17 曝光過程 光學干擾和側壁反射 只有最窄的特征才能表現出明顯的干涉效應 匹配器件應避免使用亞微米尺寸 顯影過程 刻蝕速率變化 對所有匹配器件增加虛擬單元光刻效應18 兩個相鄰擴散區的尾部相互交叉 若二者摻雜類型相同，則其尾部互相增強，方塊電阻減小，寬度增加 若二者摻雜類型相反，則其尾部彼此削弱，

4、方塊電阻增加，寬度減小 增加虛擬器件擴散相互作用19(A) 不當的折疊電阻版圖；(B) 改進的版圖(C) 深N+側阱的不當排布；(D) 改進的排布擴散相互作用20 氫化 氫原子擴散到硅區邊緣處時能夠與懸掛鍵結合，從而消除表面態 氫原子擴散進入硅中，與硼原子形成弱的分子化合物，化合后的硼原子將不再起受主作用，即氫補償 氫通過消除晶粒間界的懸掛鍵和氫補償能夠影響多晶硅電阻的阻值 某些金屬會強烈吸附氫，氫化作用引起的變化常發生于芯片金屬化部分和暴露部分之間氫化21 機械應力 硅具有壓阻特性，在受到壓力的情況下電阻率會發生變化 當受到的壓力不同時，精確匹配電阻之間就會產生失配 機械應力對普通電介質的尺

5、寸和介電常數幾乎沒有影響，所以幾乎不會對電容產生影響 封裝漂移 金屬殼和密封陶瓷產生的應力最小，但成本高且不是很方便 塑料封裝具有低成本和機械強度高的優點，但會對管芯造成很大的應力 封裝前后電學參數的測量結果顯示出的變化稱為封裝漂移，與殘留應力的大小成正比機械應力和封裝漂移22典型塑料封裝(100)硅管芯表面應力分布圖和剖面線應力分布圖應力梯度23 質心 匹配器件之間的應力差正比于應力梯度和間距的乘積 通過平均器件各部分對整體的貢獻計算出每個器件的位置，稱為質心 應力對電阻的影響可以根據壓阻系數、質心位置、應力梯度求出 減小匹配器件質心的間距可以降低應力靈敏度器件的質心24一維共質心版圖25二

6、維共質心版圖26共質心版圖的排布27只有一個主熱源的管芯等溫線圖虛線為熱分布對稱軸溫度梯度28最佳熱匹配排布29 熱電效應 如果電阻兩端的金屬-半導體接觸發生在不同溫度下，兩端的接觸電勢差受到溫度的強烈影響而在電阻兩端表現出一個凈電勢差(A) 電阻段不當的連接使得他們的熱電勢相加(B) 恰當的連接消除了熱電勢熱電效應30 電阻中主要靜電影響類型 電壓調制：靜電場能夠引起阻性材料中載流子的耗盡和積累 電荷分散：少數電子被絕緣體界面俘獲并能夠通過電導調制改變電阻阻值 電介質極化：絕緣體中電荷的移動產生靜電場 電容中主要靜電影響類型 電容耦合：對周圍電路的靜電耦合和噪聲耦合 介電松弛：一種具有滯后效

7、應形式的介質極化 靜電影響的消除 靜電屏蔽層 場板：由位于易受影響擴散區上的導電電極組成，并施加偏壓防止溝道形成靜電影響31器件匹配規則 匹配電阻要由同一種材料構成 由不同材料構成的電阻甚至不能近似匹配 工藝變化會使一個電阻的阻值相對于另一個電阻發生不可預知的漂移 兩種材料不同的溫度系數使之無法隨溫度的變化而同步變化 匹配電阻應具有相同的寬度 不可修正的工藝偏差將使不同寬度的電阻產生系統失配 如果一個電阻必須比另一個電阻寬，則應考慮使用多段電阻并聯來實現寬電阻電阻匹配規則33 電阻值要足夠大 隨機失配與電阻面積的平方根成反比 如果兩個電阻值不相等，那么小電阻是失配的主要來源 如果兩個匹配電阻阻

8、值相差很大，則應考慮用多段電阻并聯實現小電阻 匹配電阻要足夠寬 若包含30或更多方塊的電阻實現低度匹配，寬度應為最小寬度的150%，中度匹配要求200%，精確匹配要求400% 若匹配電阻中較小者包含少于2030個方塊，應考慮增加電阻的寬度 若匹配電阻中較小者包含超過100個方塊，應考慮減小電阻的寬度 任何情況下，匹配淀積電阻的寬度都不應小于1um，以避免顆粒效應引起的過量變化電阻匹配規則34 盡量使用相同的電阻圖形 角和端部效應的存在使得不同圖形的電阻無法實現精確匹配 具有相同寬度和不同長度或形狀的電阻很容易產生1%或更大的失配 沿同一方向擺放匹配電阻 沿不同方向擺放的電阻可能有百分之幾的差別

9、 絕大多數電阻應水平或垂直擺放電阻匹配規則35 匹配電阻要鄰近擺放 失配隨著間距的增加而增加 匹配電阻要相鄰放置或采用叉指結構 陣列化電阻采用叉指結構 陣列化電阻應采用叉指結構以產生一個共質心版圖 若陣列需要多個電阻段，應考慮把它們分在多個區域并構成二維陣列電阻匹配規則36 在電阻陣列的兩端要設置虛擬器件 陣列化電阻應包含虛擬電阻 擴散虛擬電阻應與鄰近分段具有相同圖形 保持鄰近分段的間距為常量，且等于虛擬電阻與其相鄰電阻段的間距 應把擴散虛擬電阻連接到一個低噪聲低阻抗節點 避免采用較短的電阻段 由于接觸電阻的影響，非常短的電阻段可能會引入相當大的變化 精確匹配電阻的電阻段所包含的方塊數應不小于

10、5 精確匹配電阻所包含的方塊數應不小于10 精確匹配多晶硅電阻的總長度應不小于50um以減小由粒度引起的非線性電阻匹配規則37 連接匹配電阻以消除熱電效應 陣列電阻連接后應使得朝兩個方向擺放的電阻段數目相同 應使折疊電阻的兩個端頭相互靠近以減小熱電效應的影響 端頭應相對擺放以減小由于對版誤差而引起的系統錯誤 匹配電阻盡量放置在低應力區域 管芯中央的應力分布達到最小值，從中央到邊緣一半距離內的任何位置都位于這個應力最小區域 若精確匹配電阻必須靠近邊緣，則應將它們放置在一邊的中點附近，這個邊最好是長邊 在管芯的四個角處，應力分布達到最大值，應避免放置匹配電阻電阻匹配規則38 匹配電阻要遠離功率器件

11、 精確匹配電阻應擺放在主功率器件的對稱軸上 精確匹配電阻與功率器件的距離不應小于200300um 中度匹配電阻與主功率器件的距離不應小于200300um，與較小的功率器件的距離至少為100um 低度匹配電阻如果必須位于主功率器件旁，則必須采用叉指結構 精確匹配電阻應該沿管芯對稱軸放置 減小它們的應力靈敏度電阻匹配規則39 考慮隔離島調制效應 隔離島調制效應顯著的情況下，應盡量采用多晶硅電阻替代擴散電阻 若必須使用擴散電阻，則應考慮能否采用低方塊電阻材料把匹配電阻合并到同一個隔離島中 分段電阻由于折疊電阻 折疊電阻適用于大的低度匹配電阻或可被校正的低度匹配電阻 其他電阻均應采用分段陣列結構電阻匹

12、配規則40 首先采用多晶硅電阻而非擴散電阻 多晶硅電阻比多數類型的擴散電阻窄很多 如果多晶硅電阻足夠長，其較小的寬度也不會明顯增加失配 把淀積電阻放在場氧化層之上 淀積材料穿過氧化層階梯時變化會增加 淀積電阻不應穿過氧化層階梯或其他表面不連續處電阻匹配規則41 不要讓NBL陰影與匹配擴散電阻相交 NBL陰影不應與任何精確匹配擴散電阻或任何中度匹配淺擴散電阻相交 若NBL移位方向未知，那么NBL要在所有適當的邊與電阻充分交疊 若NBL移位大小未知，那么NBL對電阻的交疊至少為最大外延層厚度的150% 考慮采用場板和靜電屏蔽 任何工作電壓超過厚場閾值 50%的匹配電阻都應采用場板 方塊電阻等于或大

13、于500/的中度匹配擴散電阻應采用場板 方塊電阻等于或大于500/的精確匹配擴散電阻應考慮采用分裂場板 方塊電阻等于或大于500/的精確匹配多晶硅電阻要盡可能在其上面放置靜電屏蔽層電阻匹配規則42 避免在匹配電阻上排布未連接的導線 只要可能，不與電阻連接的導線不要排布在電阻上方，以避免引入應力誘發失配和氫化作用誘發失配 如果靜電屏蔽層和場板連接到能夠吸收預期數量級噪聲注入的低阻抗節點，那么導線可以從它們上方穿過 注意穿越匹配電阻的高速數字信號線 避免匹配電阻功耗過大 匹配電阻的功耗會產生熱梯度，從而影響匹配 大功耗的電阻應該采用叉指結構 窄電阻上的大電流也可能引起速度飽和非線性電阻匹配規則43

14、 匹配電容應采用相同的圖形 不同尺寸和形狀的電容匹配性很差 如果電容的尺寸不同，那么每個電容應由一定數目的單位電容構成，所有單位電容具有相同的圖形 如果所要求的比例不能劃分出整數個單位電容，應將一個非單位電容插入到匹配電容中的較大者中 精確匹配電容應該采用正方形 周長面積比越小，獲得的匹配精度越高 應避免使用奇特的圖形，因為很難預估其外圍變化的大小電容匹配規則44 使匹配電容大小適當 電容的隨機失配與電容面積的平方根成反比 電容尺寸超過一定的值（20um x 20um 50um x 50um）之后，梯度效應會使變化加劇 由于適當的交叉耦合能夠減小梯度影響并改善整體匹配性，超過1000um2的電

15、容應被劃分成多個單位電容 匹配電容相鄰擺放 若涉及多個電容，應把它們排布成具有盡可能小的寬長比的矩形陣列 單位電容陣列的相鄰行具有相同的間距，相鄰列也具有相同間距電容匹配規則45 把匹配電容放置于場氧化層之上 場氧化層的任何表面不連續都會引起電容器介質的形貌出現相應的變化 匹配電容應置于場氧化層之上遠離溝槽區域和擴散區邊緣的位置 把匹配電容的上極板連接到高阻抗節點 電路的高阻抗節點通常連接電容的上極板，這樣比連接到下極板產生的寄生電容小 襯底噪聲對下極板的耦合也強于上極板電容匹配規則46 沿著陣列的外圍設置虛擬電容 虛擬電容能夠屏蔽匹配電容受橫向靜電場影響并且消除刻蝕速率的變化 每個虛擬電容的

16、兩電極應該連到一起以防止靜電荷積累在極板上 虛擬電容和鄰近單位電容的間距應該等于單位電容陣列的行距 對匹配電容進行靜電屏蔽 能夠把邊緣電場限制在電容陣列內，因此不需要寬的虛擬電容陣列 使得導線穿過電容不會引起失配或噪聲注入 可以阻止鄰近電路靜電場對匹配電容的干擾電容匹配規則47 交叉耦合電容陣列 交叉耦合減小了氧化層梯度對電容匹配的影響，從而保護匹配電容不受應力和熱梯度影響 匹配電容的質心必須精確對準 考慮與電容相連的導線電容 當構造中等或精確匹配電容陣列時，必須考慮導線電容 應計算每個電容上的總導線面積，并插入額外的導線直到導線電容的比率等于所需電容的比率電容匹配規則48 不要在沒有進行靜電屏蔽的匹配電容上走線 除非導線覆蓋每個電容的面積相等，否則導線和上極板間的電容將引起匹配電容間的失配 邊緣電場和靜電噪聲耦合也會降低匹配電容的性能 如果導線必須穿過匹配電容，應在電容和導線之間插入靜電屏蔽層 應優先使用厚氧化層電介質