1、模擬和數字集成電路數字電路 CMOS=Low Power？功耗 PCLVdd2f 降低Vdd（需降低Vth以保持速度） 控制信號變化頻度 減少有效的負載電容速度 DelayCLVdd/I功耗延時積 PTdCL2Vdd噪聲容限、集成度、成品率 模擬電路更復雜的trade-off Speed-Accuracy-Power CMOS=Low Power? Lower Voltage=Low Power？ 選擇什么工藝（BJT、CMOS還是GaAs） 特征尺寸的不斷減少帶來了？偏置的重要性 為什么我的放大器不放大？模型的重要性 你的噪聲真的那么低嗎？設計成本、制造成本、性能指標版圖設計數字電路和模擬電

2、路的首要目標不同數字電路關注的是面積什么都是最小化自動布局布線工具模擬電路關注的是功能電路性能、匹配、速度等沒有EDA軟件能全自動實現，所以需要手工處理數字電路版圖設計要關注：速度負載能力所用的面積Matching（匹配），精確的寬長比（W/L），噪聲（noise）等因素不是非常重要。模擬電路版圖設計首先考慮三大問題此電路是做什么用的 確定一些問題，如隔離、匹配、布局等需要多少電流金屬線寬（外部互連，內部源漏）電流流動方向匹配性問題數字集成電路的實現CustomStandard CellsCompiled CellsMa cro CellsCell-basedPre-diffused(Gate

3、 Arrays)Pre-wired(FPGAs)Array-basedSemicustomDigital Circuit Implementation Approaches半定制和全定制半定制和全定制按版圖設計自動化程度分:手工設計、半自動設計和全自動設計按版圖結構及制造方法分:半定制（semi-custom）和全定制（full-custom）。2021-10-177半定制設計門陣列一、門陣列設計模式母片結構 門陣列設計模式（gate array design style）又稱為母片（master slice）法。它預先設計和制造好各種規模的母片，如1000門，3000門，5000門，1000

4、0門母片上除其金屬連線及引線孔以外的各層圖形均是固定不變的，且以陣列形式排列。2021-10-178母片2021-10-179半定制設計門陣列基本單元 在門陣列母片中，一個基本單元是以三對或五對管子組成，基本單元的高度，寬度都是相等的，并按行排列。2021-10-1710半定制設計門陣列單元庫中存放的信息：NAND3電路圖邏輯圖版圖：孔、引線扇入，扇出門延遲時間2021-10-1711半定制設計門陣列單元庫 單元庫中存有上百種不同功能的單元電路，這些單元作為系統設計的基礎，可以重復使用。門陣列的生產制造可以分為兩個相對獨立的過程：l 第一個過程是母片的制造，同時提供與之配套的單元庫。l 第二個

5、過程是根據用戶所要實現的電路，完成母片上電路單元的布局及單元間連線。然后對這部分金屬線及引線孔的圖形進行制版、流片。2021-10-1712半定制設計門陣列門陣列設計的優點：（1）事先制備母片，使設計周期縮短。（2）母片及庫單元都是事先設計好，并經過驗證。因此，正確性得到保證。（3）門陣列模式非常規范，自動化程度高。（4）價格低，適合于小批量的ASIC設計。2021-10-1713半定制設計門陣列門陣列設計的缺點：（1）芯片利用率低，70%左右。（2）不夠靈活，對設計限制得太多。（3）布通率不能做到100%布通，要人工解決剩線問題。2021-10-1714半定制設計門陣列半定制設計標準單元設計

6、2021-10-1715ABCDABCDBBABBCD CABCDVDDGND單元庫空單元走線道第一層金屬第二層金屬壓焊塊單元庫 存放有200種左右，包括邏輯符號、電路圖和物理版圖的“標準單元”，以供用戶設計不同的芯片。這些單元的邏輯功能，電性能及幾何設計規則等都是經過驗證和分析的。與門陣列庫單元不同的是，這里的物理版圖是從最低層到最高層各層圖形都包括在內。2021-10-1716半定制設計標準單元設計標準單元布圖方法 在布圖時，從單元庫中調出標準單元按行排列，行與行之間留有布線通道，同行或相鄰行的單元相連可通過單元行的上、下通道完成。隔行單元之間的垂直方向互連則必須借用事先預留在“標準單元”

7、內部的走線道（feed-through）或在兩單元間設置的“走線道單元”（feed-through cell）或“空單元”（empty cell）來完成連接。2021-10-1717半定制設計標準單元設計標準單元模式的優點：（1）比門陣列更加靈活的布圖方式。（2）可以解決布通率問題，達到100%布通率。（3）“標準單元”預先存在單元庫中，可以提高布圖效率。（4）標準單元設計模式，由于其自動化程度高、設計周期短、設計效率高。十分適用于ASIC的設計，是目前應用最廣泛的設計方法之一。2021-10-1718半定制設計標準單元設計標準單元的改進 隨著集成電路工藝的發展，標準單元布圖方式也在不斷的改進

8、，由于增加了布線層數（37層）和采用“跨單元布線”（over-cell routing）技術，可允許出現不等高的單元，而單元引線端的位置也可以任意，不一定要在單元的上下邊界上，這樣有利于提高芯片的利用率。由此造成布線通道的不規則性，給自動布線算法帶來了一定難度。 目前，出現了無通道的標準單元。2021-10-1719半定制設計標準單元設計2021-10-1720半定制設計標準單元設計CMOS門電路反相器CMOS門電路CMOS異或門CMOS門電路一位全加器標準單元布圖模式存在的問題 當工藝更新之后，標準單元庫要隨之更新，這是一項十分繁重的工作。為了解決人工設計單元庫的費時問題。目前，幾乎所有在市

9、場上銷售的IC CAD系統，如Cadence，Mentor, Synopsys等都有標準單元自動設計工具。 目前，設計重用（Reuse）技術也可用于解決單元庫的更新問題。2021-10-1724半定制設計標準單元設計現場可編程門陣列（Field Programmable Gate Array）是一種可編程器件，它是近些年迅速發展起來的，用于ASIC設計的一種新方法。FPGA提供了用戶可編程和自己制造的能力，極大地縮短了設計和制造時間。2021-10-1725半定制設計現場可編程門陣列（FPGA）2021-10-1726系統/邏輯設計 模擬驗證 布圖 編程文件母片在IC 工廠： 母片在用戶現場：

10、未編程半成品掩膜編程測試、劃片、封裝 用戶產品編程器現場編程 測 試 檢驗 用 戶 產品半定制設計現場可編程門陣列（FPGA）未編程半成品全定制設計 全定制設計中的往往需要手工參與，因為目前還沒有一個很完善的全定制設計的EDA工具。由于全定制設計是一種很少受約束的設計技術，當對一個全新的芯片進行設計時，手工設計仍然被許多半導體廠商所廣泛使用。手工參與設計的實質是把一個設計劃分為若干過程，然后由精通邏輯，精通電路，精通版圖等專家各自去完成任務，而在各部分任務中，可以有相應的EDA工具支持。2021-10-1727 通常情況下，全定制設計中模塊的外形和放置位置都沒有限制，除了模塊所占區域以外的芯片

11、區域都是布線區。模塊上也可以走三層以上的金屬線。因此，全定制設計模式除了要遵循基本的幾何設計規則，如：線寬、線間距、覆蓋、露頭等，沒有任何其它的物理限制。CAD工具：基于幾何圖形的交互圖形編輯2021-10-1728全定制設計全定制設計由于手工設計方法不可避免地會產生錯誤。因此，必須在版圖編輯后進行版圖驗證。版圖驗證包括設計規則檢查、電學規則檢查、版圖與原理圖對照檢查以及電路網表提取，版圖寄生參數提取和后模擬。CAD公司在提供交互圖形編輯軟件的同時，也提供版圖驗證軟件。Cadence的Dracula就是一個十分著名的版圖驗證軟件。一個性能良好的版圖驗證軟件可以將設計錯誤消滅在芯片制造之前，確保

12、芯片的正確性和一定的成品率。2021-10-1729不同設計方法比較 設計方法的選擇與芯片性能要求、產品上市時間以及產品產量有關。2021-10-1730表一表一 各種設計模式的版圖結構各種設計模式的版圖結構 設計模式設計模式全定制全定制標準單元標準單元門陣列門陣列FPGA單元外形單元外形 可變可變固定高度固定高度不變不變不變不變單元類型單元類型 可變可變可變可變固定固定可編程可編程單元布局單元布局 可變可變按行按行固定固定固定固定連連 線線 可變可變可變可變可變可變可編程可編程表二表二 不同的設計模式的芯片面積、性能和掩膜制作方式不同的設計模式的芯片面積、性能和掩膜制作方式設計模式設計模式全

13、定制全定制標準單元標準單元門陣列門陣列FPGA芯片面積芯片面積小小較小較小中等中等大大芯片性能芯片性能高高較高較高中等中等低低制作掩膜制作掩膜全部全部全部全部金屬連線及孔金屬連線及孔不需要不需要2021-10-1731不同設計方法比較 大批量的產品，如微處理器，存儲器等宜采用全定制設計方法。小批量ASIC產品則采用半定制的門陣列或宏單元陣列設計方法。單件、批量很小的產品、試驗電路則采用FPGA設計方法。電性能要求較高，而批量較小的產品，或中批量產品則采用標準單元設計方式。2021-10-1732不同設計方法比較不同設計方法比較 芯片費用公式： 每個芯片的總費用： N：總產量 Cp：每個圓片的制

14、造費用 CD：設計及制版費 n：圓片上芯片數 y：圓片成品率2021-10-1733)/(/ynCNCCPDT不同設計方法比較從設計規?？紤]：設計成本、效率、質量、是相互制約的。如果設計一個高質量的版圖，需要付出較高的成本，同時使設計效率下降。反之，如果要求低成本和較高效率，那么往往要在設計質量上作出某些讓步。2021-10-17342021-10-1735設計成本集成度a0a1人工半自動全自動不同設計方法比較當規模較小時，人工設計質量高，但成本并不高。但當規模當規模較小時，人工設計質量高，但成本并不高。但當規模大時，人工設計成本迅速增加而顯示出自動設計的優越性。大時，人工設計成本迅速增加而顯

15、示出自動設計的優越性。而半自動設計在而半自動設計在a0、a1區顯示出其低成本的優越性。區顯示出其低成本的優越性。從設計產品的產量考慮： 芯片生產中平均每個管子的成本C可用下式表示： 當產量很低時，第一項設計成本起主要作用，當產量很高時，單個芯片生產成本起主要作用。2021-10-1736總產量芯片上晶體管數總產量單個芯片生產成本芯片設計成本)()(C不同設計方法比較模擬電路模擬電路版圖設計在模擬電路板圖設計時，要著重考慮以下幾點：寬長比要準確 I=(K/2 )*(W/L)(V-Vt)2串聯源端和漏端以減小雜散阻抗減小柵極的串聯阻抗對于寬長比較大的晶體管，最好拆分成幾個晶體管并聯的形式（如梳狀柵

16、結構）匹配問題差分對、電流鏡差分對、電流鏡誤差誤差集成電阻電容，2030合適匹配后，150.1%工藝導致不匹配工藝導致不匹配不統一的擴散不統一的注入CMP后的不完美平面片上變化導致不匹配片上變化導致不匹配溫度梯度電壓變化模擬電路版圖設計匹配和對稱中心思想：使所有的東西盡量理想，使要匹配的器件被相同的因素以相同的方式影響202019192 22.052.05202020.520.52 21.91.9匹配問題16.4%16.4% 電流成比例關系的MOS管，應使電流方向一致，版圖中晶體管盡量同向，開關管可以忽略。1.在處理匹配性要求高的對管（如差分輸入對管）時，采用交叉對稱的結構比較好。下圖為晶體管

17、交叉對稱 。管子的匹配 ABA管子的匹配 2.2.配置配置dummydummy器件，使版圖周邊條件一致，結構更加對器件，使版圖周邊條件一致，結構更加對稱。稱。dummy電容的使用 為了使得器件B周邊的電特性比較一致周邊的電特性比較一致，會在版圖中加入dummy cell（如下圖中右邊的電容），盡管它在電路中是多余的。虛擬器件（dummy Element）如果周邊環境不同，會使工藝中的刻蝕率不同，比如：線寬大，刻蝕率大，刻蝕的快?？涛g的快慢會影響線電阻等電學參數。尺寸較大的管子被拆成小管子并聯時，要在兩端的小管的柵旁加上dummy gate，這樣可以保證比較精確的電流匹配。而且這種dummy g

18、ate的寬度可以比實際的柵寬小。各個小管子的gate 最好用metal聯起來，如果用poly連會引起刻蝕率的偏差。dummy器件虛擬器件（dummy Element）dummy器件圖例圖例虛擬器件（dummy Element）虛擬器件（dummy Element）電阻的匹配電阻的匹配電阻的匹配共質心版圖電阻的匹配虛擬器件（dummy Element）電容的匹配采用匹配方式的相對精確度 MOS管陣列的實現MOS管串聯MOS管陣列的實現MOS管并聯MOS管陣列的實現MOS管復聯常用版圖設計技巧1、合并公共區域常用版圖設計技巧1、合并公共區域常用版圖設計技巧2、布線常用版圖設計技巧3、利用EDA工具

19、提高設計速度 大量重復的單元，可以將其設計好后放在庫中保存，需要時作為instance調用常用版圖設計技巧4、利用空的區域多放置阱和襯底連接5、高度固定、寬度可變的單元設計CMOS放大器CMOS放大器CMOS放大器模擬集成電路版圖設計部分經驗一些小提示：不要受最小尺寸限制，適當放大間距、寬度之類不要用最小線寬布線，而更應關注寄生電阻是否較低多打通孔，既保證連接，又減小寄生電阻盡量讓所有的管子保持在同一個方向對于模擬電路，不要在模塊上、或者任何元件上，走信號線敏感信號和比較噪的信號線不要經過任何元件上方信號線不要經過電容上方模擬集成電路版圖設計部分經驗一些小提示提前關注敏感信號和比較噪的信號，想

20、好是否屏蔽或者如何屏蔽電源線寬度盡量寬些高頻信號線，盡量用寄生電容最小的那層金屬走線不要讓噪聲進入襯底如果版圖看起來很漂亮，簡單的，對稱的，很好的信號流，沒有交叉那么它將很好地工作。設想自己是一個電子。了解工藝流程不要過分要求版圖設計版圖設計 版圖設計過程大多數基于單元庫實現（1）軟件自動轉換到版圖，可人工調整（規則芯片）（2）布圖規劃（floor planning) 工具 布局布線（place & route）工具 布圖規劃：在一定約束條件下對設計進行物理劃分，并初步確定芯片面積和形狀、單元區位置、功能塊的面積形狀和相對位置、I/O位置，產生布線網格，還可以規劃電源、地線以及數據通道分布（3

21、）全人工版圖設計：人工布圖規劃，提取單元， 人工布局布線（由底向上： 小功能塊到大功能塊）66全定制IC設計流程前端設計和仿真版圖設計、驗證、提取和后仿真版圖設計版圖設計 版圖設計的準備工作版圖設計的準備工作 在進行版圖設計以前，必須進行充分的準備工作。一般包括以下幾方面。 了解工藝現狀，確定工藝路線了解工藝現狀，確定工藝路線 確定選用標準pn結隔離或對通隔離工藝或等平面隔離工藝。由此確定工藝路線及光刻掩膜版的塊數。 由制版和光刻工藝水平確定最小接觸孔的尺寸和光刻套刻精度。光刻工藝的分辨率，即能刻蝕圖形的最小寬度，受到掩膜分辨率、光刻膠分辨率、膠膜厚度、橫向腐蝕等多因素的限制。套刻精度與光刻機

22、的精度和操作人員的熟練程度關系密切。 70版圖設計的準備工作 要了解采用的管殼和壓焊工藝。封裝形式可分為金屬圓筒塑(TO-5型)、扁平封裝型和雙列直插型(DIP)等多種，管芯壓點分布必須和管殼外引腳排列相吻合。當采用熱壓焊時，壓焊點的面積只需70m70m，超聲壓焊需100m100m 125m25m，金絲球焊需125m 125m，金絲球焊牢固程度高，金絲在靠近硅片壓點處是垂直的，可壓到芯片縱深處(但必須使用溫度SiO2純化層)，使用起來很靈活。71版圖設計的準備工作 解剖同類型的解剖同類型的ICIC的產品的產品 解剖同類型IC產品，可作為自己設計和生產的借鑒。解剖工作包括版圖分析和基本尺寸的測量

23、，元件性能測試和工藝解剖和分析三個方面。通過版圖分析和基本尺寸的測量可獲得實際的線路圖和邏輯功能圖，可了解到版圖布局，還可取得各種元件尺寸的數據以了解其它單位或國外制版和光刻水平。但應注意“侵權”問題。72人工全定制版圖設計方法1、自上而下的分層設計方法1）設計分析 確定電路的主要單元、次主要單元和次要單元 主要單元： 對電路性能影響大 對版圖面積、布局影響大2）芯片布局設計 確定各個單元的位置、方向、壓點分布、電源線、地線及主要信號線的走向。人工全定制版圖設計方法例：CPU電路單元布局先確定主要單元ALU的位置和尺寸人工全定制版圖設計方法3）單元內部布局設計把每個單元分成許多小單元，完成單元

24、內各個子單元的布局以及各個子單元之間的連接關系，給出布局框圖人工全定制版圖設計方法2、自下而上的單元設計 元器件級的設計是從最小的葉單元開始逐層向上設計。 葉單元子單元單元整個芯片 棍棒圖確定版圖的拓撲結構 全定制方法和半定制方法相結合3、電路或電路參數調整77單元庫中基本單元單元庫中基本單元較小的功能塊較小的功能塊總體版圖總體版圖版圖檢查與驗證版圖檢查與驗證布局布線布局布線布局布線布局布線較大的功能塊較大的功能塊布局布線布局布線布圖規劃布圖規劃人工全定制人工全定制版圖設計典版圖設計典型過程型過程TANNER 工具介紹TANNER包含的軟件1、S-Edit 電路圖繪制2、T-Spice 電路分

25、析與模擬3、W-Edit 顯示T-Spice模擬結果4、L-Edit 布局（版圖）編輯 L-Edit/Extract 布局提取軟件 L-Edit/DRC 設計規則檢查器 L-Edit/SPR 標準單元自動布局布線5、LVS 布局結果與電路圖的比對Tanner pro 的設計流程L-edit 簡介L-Edit是專用集成電路設計軟件Tanner Tools中的主要版圖設計軟件，主要功能是應用于版圖設計。L-Edit最大的特點是速度快、功能強、使用方便和分層設計。用戶在設計版圖時，所用的每一種顏色將代表一種掩膜層，并且每層間相互獨立，這種功能是普通繪圖工具所不具備的。L-edit 簡介集成電路設計近

26、年來發展相當迅速，許多設計需要借助計算機輔助設計軟件。作為將來從事集成電路設計的工作人員，至少需要對版圖有所了解，但是許多軟件（如cadence）是在工作站上執行的，不利于初學者。L-Edit軟件是基于PC上的設計工具，簡單易學，操作方便，通過學習，掌握版圖的設計流程。利用L-EDIT進行版圖繪制步驟簡介設計參數的設置NMOS管的版圖設計反相器的版圖設計L-EDIT的界面2021-10-1784L-Edit畫版圖的步驟1、將屏幕改為256色，打開L-Edit程序，系統自動將工作文件命名為Layout1.sdb；2、選擇save as命令，將文件另存為新文件名；3、取代設定：選擇Replace

27、setup命令，進行設計規則取代；4、編輯組件，進行環境設定：選擇setupdesign命令對單位格點等進行設定；5、選取圖層;6、選擇繪圖形狀;2021-10-1785L-Edit畫版圖的步驟7、設計規則檢查;8、檢查錯誤：選擇fileopen命令打開錯誤記錄文件cell0.drc進行查看錯誤,利用toolsclear error layer命令可清除錯誤符號;9、移動對象：利用alt加鼠標拖曳的方式修改對象的大小;2021-10-1786L-Edit畫版圖的步驟1 1、將屏幕改為、將屏幕改為256256色，打開色，打開L-EditL-Edit程序，系統程序，系統自動將工作文件命名為自動將工

28、作文件命名為Layout1.tdbLayout1.tdb并顯示在并顯示在窗口的標題欄上。窗口的標題欄上。2021-10-1787L-Edit畫版圖的步驟2 2、選擇、選擇File-SaveFile-Save，或，或file-save asfile-save as命令，將文件命令，將文件另存為新文件名；另存為新文件名；2021-10-1788L-Edit畫版圖的步驟3 3、取代設定：選擇、取代設定：選擇Replace setupReplace setup命令，進行命令，進行設計規則取代；設計規則取代；2021-10-1789L-Edit畫版圖的步驟4 4、編輯組件，進行環境設定：選擇、編輯組件，

29、進行環境設定：選擇setupsetupdesigndesign命令對單位格點等進行設定；命令對單位格點等進行設定；2021-10-1790L-Edit畫版圖的步驟5 5、選取圖層：、選取圖層：2021-10-1791L-Edit畫版圖的步驟6 6、選擇繪圖形狀：、選擇繪圖形狀：2021-10-1792L-Edit畫版圖的步驟7、選擇ToolsDRC進行設計規則檢查：2021-10-1793L-Edit畫版圖的步驟8、檢查錯誤：選擇fileopen命令打開錯誤記錄文件cell0.drc進行查看錯誤,利用toolsclear error layer命令可清除錯誤符號;2021-10-1794L-E

30、dit畫版圖的步驟9、移動對象：利用alt加鼠標拖曳的方式修改對象的大小;2021-10-1795設計環境的設置選擇選擇setupdesignsetupdesign命令對單位格點等進行設定。命令對單位格點等進行設定。2021-10-1796設計圖層的定義設計參數的設置要用到的設計規則： p阱之間間距8um. Pwell to pwell spacing =8um P阱對有源區的最小覆蓋4um p-well surround active =4um 有源區最小寬度4um Active mininum width =4um 有源區最小間距4um Active to Active Spacing =

31、4um設計參數的設置 多晶硅條最小寬度2 um Poly minum width =2 um 多晶硅條最小間距2 um poly to poly spacing=2 um 離子注入區對有源區最小覆蓋4 um p-select surround active=4 um n-select surround active =4um 鋁引線孔3*3 um*um Metal1 Contact Exact Size =3um設計參數的設置鋁條最小寬度4um Metal1 Minimum Width =4um鋁條間距最小4um Metal1 to Metal1 Spacing=4um 鋁條對鋁引線孔最小覆蓋

32、1um Metal1 surround Contact=1um 引線孔距擴散區最小距離2um Metal1 Contact to P-Select spacing=2um Metal1 Contact to N-Select spacing=2umL-EDIT中設計規則的設置(一)、設計規則的類型 Minimum WidthMinimum Width Exact WidthExact Width Not ExistNot Exist SpacingSpacing SurroundSurround OverlapOverlap ExtensionExtension DensityDensity2

33、021-10-17101L-EDIT中設計規則的設置（1）Minimum Width 該層上所有object在任意方向上的寬度2021-10-17102L-EDIT中設計規則的設置(2) Exact width 該層上所有object在特定方向上的準確寬度2021-10-17103L-EDIT中設計規則的設置（3）Not ExistNot Exist 在指定的層上，所有object都不能存在。這是唯一不含距離的規則2021-10-17104L-EDIT中設計規則的設置（4）SpacingSpacing在指定的層上或者在指定的兩層之間的object的最小間距2021-10-17105L-EDIT

34、中設計規則的設置（5）SurroundSurround 一個層上的物體，在每個方向上，被另一層上的物體至少要環繞x個單位2021-10-17106L-EDIT中設計規則的設置（6）OverlapOverlap一個層上的物體必須與另一個層上的物體交疊的最小尺寸。Objects which overlap more than the specified distance or whose edges coincide are not considered in violation of overlap rules.（重疊大于規定距離或邊緣重合都不算違規）2021-10-17107L-EDIT中設計

35、規則的設置（7）ExtensionExtensionu一個層上的物體必須超過另一個層上的物體的邊界的最小尺寸。當：距離超過指定數字、只有一邊剛好重合，其他都在物體之外、被完全surround的時候，不算是違背規則2021-10-17108設置設計規則選擇ToolsDRC setup進行設計規則設置2021-10-17109設置設計規則設置完成畫畫NMOSNMOS版圖版圖1、新建一個new cell2021-10-17111畫畫NMOSNMOS版圖版圖2、繪制各個圖層2021-10-17112畫畫NMOSNMOS版圖版圖3、設計規則檢查：版圖必須配合設計規則進行繪制，利用DRC可以確保流程效率。

36、進行DRC檢查后保存結果。2021-10-17113畫反相器版圖畫反相器版圖2021-10-17114畫反相器版圖畫反相器版圖第一步：新建一個第一步：新建一個cellcell第二步：使用已畫好的第二步：使用已畫好的cellcell copycopy instanceinstance flattenflatten2021-10-17115畫反相器版圖畫反相器版圖第三步：畫第三步：畫pmospmos cellcell Notice：the W/ L.2021-10-17116畫反相器版圖畫反相器版圖第四步：使用第四步：使用nmosnmos和和pmospmos cellcell，畫信號連接線，畫信號

37、連接線2021-10-17117畫反相器版圖畫反相器版圖第五步：畫阱接觸孔第五步：畫阱接觸孔2021-10-17118版圖設計版圖設計 版圖驗證與檢查 DRC（Design Rule Cheek）：幾何設計規則檢查 ERC（Electrical Rule Check）：電學規則檢查 LVS（Layout versus Schematic）：網表一致性檢查 POST SIMULATION：后仿真（提取實際版圖參數、電阻、電容，生成帶寄生量的器件級網表，進行開關級邏輯模擬或電路模擬，以驗證設計出的電路功能的正確性和時序性能等)，產生測試向量 軟件支持：成熟的CAD工具用于版圖編輯、人機交互式布局布

38、線、自動布局布線以及版圖檢查和驗證119DRCDRCDRCAND active pimp pdiffAND active pimp pdiffNOT active pdiff ndiffNOT active pdiff ndiffSELECT ndiff INSIDE nwell ntapSELECT ndiff INSIDE nwell ntapNOT ndiff ntap nsdgNOT ndiff ntap nsdgSELECT pdiff OUTSIDE nwell ptapSELECT pdiff OUTSIDE nwell ptapNOT pdiff ptap psdgNOT pd

39、iff ptap psdgOR nsdg psdg sdgOR nsdg psdg sdgOR ptap ntap tapOR ptap ntap tapOR psdg ptap pplusOR psdg ptap pplusOR nsdg ntap nplusOR nsdg ntap nplusAND poly1 nsdg ngateAND poly1 nsdg ngateAND poly1 psdg pgateAND poly1 psdg pgateDRCWIDTH nwell LT 3.0 output TBa 1WIDTH nwell LT 3.0 output TBa 1ENCTO psdg nwell LT 1.8 output TBf 1ENCTO psdg nwell LT 1.8 output TBf 1ENCTO ntap nwell LT 0.4 output TBd 1ENCTO ntap nwell LT 0.4 output TBd 1EXTTO ptap nwell LT 0.4 output TBg 1EXTTO ptap nwell LT 0.4 output TBg 1L-Edit/Extract 布局提取軟件辨認幾何圖形上的單元連接描述