1題目：基于FPGA的智能電梯控制系統(tǒng)的實(shí)現(xiàn)2010年12月07日2摘要智能電梯控制系統(tǒng)的設(shè)計(jì)思想智能電梯的編寫的過(guò)程也不是一帆風(fēng)順的。而且我試過(guò)好多種方法去實(shí)現(xiàn)電梯的狀態(tài)的轉(zhuǎn)移。起初我想到的肯定是有限狀態(tài)機(jī)。不過(guò)由于開始我想到只有六個(gè)請(qǐng)求（分別為16樓），后來(lái)在老師的啟發(fā)下和東十二樓的電梯實(shí)際運(yùn)行情況我發(fā)現(xiàn)，6個(gè)按鈕肯定是不夠的，所以我又加了5個(gè)向上的請(qǐng)求按鈕和5個(gè)向下的請(qǐng)求按鈕，這樣總共就有16個(gè)按鈕了，由于當(dāng)時(shí)我沒(méi)有想到用信號(hào)并置的方法，所以需要分析的情況實(shí)在是太多了，我也沒(méi)有信心了。不過(guò)問(wèn)題始終都是要得到解決的，后來(lái)我在我們寢室的一個(gè)同學(xué)的參考書上看到了一個(gè)用VHDL語(yǔ)言編寫的智能電梯控制器的程序，不過(guò)很不完整，它給我的最大的啟發(fā)就是“信號(hào)并置的算法”，我才發(fā)現(xiàn)這樣一來(lái)的話，我的工作量就大大減少了。當(dāng)時(shí)我不僅采用“信號(hào)并置的算法”外，還采納了它的“以樓層為電梯的狀態(tài)轉(zhuǎn)移的依據(jù)”的思想，這確實(shí)是一個(gè)不錯(cuò)的方法，不過(guò)當(dāng)時(shí)我一直沒(méi)有任何進(jìn)展，一是它是用VHDL語(yǔ)言編寫的，而且我對(duì)這個(gè)語(yǔ)言不是很熟悉所以不是特別理解。后來(lái)竟然干起了把VHDL語(yǔ)言翻譯成verilog語(yǔ)言的工作，這樣沒(méi)有任何含金量的工作讓我浪費(fèi)了不少時(shí)間。現(xiàn)在想起來(lái)，我才發(fā)現(xiàn)我竟然迷失了自己，我原先自己的算法已經(jīng)被丟失了，留下了的僅僅是一些他人的程序。“以樓層為電梯的狀態(tài)轉(zhuǎn)移的依據(jù)”的編程方法讓我沒(méi)有得到任何進(jìn)展，我放棄的這種處理多種狀態(tài)的方法，繼而轉(zhuǎn)向了我原先的“有限狀態(tài)機(jī)”的方法。使用三段式的有限狀態(tài)機(jī)的方法也花了很多時(shí)間去修正和改善。實(shí)現(xiàn)了基本的功能，當(dāng)時(shí)一遇到比較復(fù)雜的情況時(shí)（比喻同時(shí)有幾個(gè)人在請(qǐng)求或者是同時(shí)有兩個(gè)在不同樓層的請(qǐng)求時(shí)電梯該如何運(yùn)行呢，這些特殊情況我在當(dāng)時(shí)一直沒(méi)有找到合適和有效的方法去解決）。關(guān)鍵詞：信號(hào)并置verilog狀態(tài)機(jī)3IntelligentelevatorcontrolsystemdesignthoughtAbstractIntelligentelevatorcompilationprocessisnoteasy.AndItriedavarietyofwaystorealizethetransferofthestate.AtfirstIthoughttheaffirmationisafinitestatemachine.ButduetostartIthoughtonlysixrequest(respectivelyfor16/f)andtheninteacherinspiredandeasttenonthesecondflooroftheelevatoractualoperationsituationIfound,6buttonaffirmationisnotenough,soIaddedfiveupwardrequestbuttonandfivedownwardrequestbutton,soithas16button,becauseatthattimeIdidntthinkbysignalandinvertedmethod,soneedanalysisoftrueistoomany,Ialsohavenoconfidence.Neverthelesstheproblemarealwaystobesolved,laterIinourbedroomisaclassmateofreferencebooksonsawawithVHDLlanguagepreparationintelligentelevatorcontrollerprogram,butisnotcomplete,itgivesmethegreatestinspirationissignalandinvertedalgorithm,Idiscoveredthisway,thenmyworkloadisgreatlyreduced.Iwasnotonlyusesignalandinvertedalgorithmoutside,stilladopteditstothefloorforelevatorstatustransferbasisthought,itisreallyagoodmethod,butIhaventmadeanyprogress,oneisitiswithVHDLlanguagepreparation,andImnotveryfamiliarwiththelanguagesonotparticularlyunderstanding.LaterunexpectedlyraisedtheVHDLlanguagetranslationintoveriloglanguagejob,sothatnomeasureofworkletIwastealotoftime.NowthatIthinkaboutit,IfoundthatIhadlostthemselves,Ihadhisownalgorithmhasbeenlost,leavingtheothersareonlysomeoftheprogram.Tothefloorforelevatorstatustransferbasisprogrammingmethod,letIhaventgotanyprogress,Igiveupthishandleavarietyofstatemethod,thenturnedtomyoriginalfinitestatemachinemethod.Usethefinitestatemachine3-sectionalmethodsalsospentalotoftimetomodifyandimprove.Realizethebasicfunctions,whenameetmorecomplexsituations(parablesmeanwhileseveralpeopleinrequestorisalsohavetwoindifferentfloorrequest?HowshouldtheelevatorrunningthesespecialcasesIatthattimehasnotfindappropriateandeffectiveapproachtosolve).AbstractKEYWORDS：AsignalandbuyverilogStatemachine4目錄第一章概述摘要.51.1EDA概述.51.1.1什么是EDA.51.1.2EDA的特.61.1.3EDA的應(yīng)用.61.2FPGA的簡(jiǎn)介及特點(diǎn).71.3VHDL語(yǔ)言及程序概述.81.3.1VHDL語(yǔ)言的發(fā)展.91.3.2VHDL語(yǔ)言的特點(diǎn).91.3.3VHDL語(yǔ)言程序的基本結(jié)構(gòu).101.4狀態(tài)機(jī)的簡(jiǎn)介.10第二章電梯控制系統(tǒng)的分析.122.1選題的背景.122.2電梯控制的研究背景.122.3我國(guó)電梯的發(fā)展概況.132.4電梯設(shè)計(jì)的具體目的及控制要求.132.5電梯控制器設(shè)計(jì)原理及思路.142.6電梯控制系統(tǒng)狀態(tài)圖分析.15第三章電梯控制系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn).173.1MAX+PLUSII的介紹.173.2電梯控制系統(tǒng)的VHDL語(yǔ)言設(shè)計(jì)及仿真.183.2.1模塊示意圖和輸入輸出描述.183.2.2模塊設(shè)計(jì)過(guò)程.203.2.3波形仿真.213.3電梯控制系統(tǒng)的實(shí)驗(yàn)平臺(tái)實(shí)現(xiàn).27結(jié)論與體會(huì).28致謝.30附件程序.31參考文獻(xiàn).435第一章概述摘要1.1EDA概述EDA在通信行業(yè)（電信）里的另一個(gè)解釋是企業(yè)數(shù)據(jù)架構(gòu)，EDA給出了一個(gè)企業(yè)級(jí)的數(shù)據(jù)架構(gòu)的總體視圖，并按照電信企業(yè)的特征，進(jìn)行了框架和層級(jí)的劃分。EDA是電子設(shè)計(jì)自動(dòng)化（ElectronicDesignAutomation）的縮寫，在20世紀(jì)60年代中期從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來(lái)的。1.1.1什么是EDA20世紀(jì)90年代，國(guó)際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國(guó)家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來(lái)了極大的靈活性。這些器件可以通過(guò)軟件編程而對(duì)其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過(guò)程和設(shè)計(jì)觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語(yǔ)言HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過(guò)計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過(guò)程的計(jì)算機(jī)上自動(dòng)處理完成。現(xiàn)在對(duì)EDA的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機(jī)制造過(guò)程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。61.1.2EDA的特點(diǎn)(1)高層綜合和優(yōu)化為了能更好地支持自頂向下的設(shè)計(jì)方法，現(xiàn)代的EDA工具能夠在系統(tǒng)進(jìn)行綜合和優(yōu)化，這樣就縮短了設(shè)計(jì)的周期，提高了設(shè)計(jì)效率。(2)采用硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)采用硬件描述語(yǔ)言進(jìn)行電路與系統(tǒng)的描述是當(dāng)前EDA技術(shù)的另一個(gè)特征。與傳統(tǒng)的原理圖設(shè)計(jì)方法相比，HDL語(yǔ)言更適合描述規(guī)模大的數(shù)字系統(tǒng)，它能夠使設(shè)計(jì)者在比較抽象的層次上對(duì)所設(shè)計(jì)系統(tǒng)的結(jié)構(gòu)和邏輯功能進(jìn)行描述。采用HDL語(yǔ)言設(shè)計(jì)的突出優(yōu)點(diǎn)是：語(yǔ)言的公開性和利用性；設(shè)計(jì)與工藝的無(wú)關(guān)性；寬范圍的描述能力；便于組織大規(guī)模系統(tǒng)的設(shè)計(jì)；便于設(shè)計(jì)的復(fù)用，交流，保存和修改等。目前最常用的硬件描述語(yǔ)言有VHDL和VerilogHDL,它們都已經(jīng)成為IEEE標(biāo)準(zhǔn)。（3）開放性和標(biāo)準(zhǔn)化現(xiàn)代EDA工具普遍采用標(biāo)準(zhǔn)化和開放性框架結(jié)構(gòu)，任何一個(gè)EDA系統(tǒng)只要建立了一個(gè)符合標(biāo)準(zhǔn)的開放式框架結(jié)構(gòu)，就可以接納其他廠商的EDA工具儀器進(jìn)行設(shè)計(jì)工作。這樣就可以實(shí)現(xiàn)各種EDA工具的優(yōu)化組合，并集成在一個(gè)易于管理的統(tǒng)一環(huán)境下，實(shí)現(xiàn)資源共享。1.1.3EDA的應(yīng)用隨著電子技術(shù)的發(fā)展，可編程邏輯器件和eda技術(shù)已廣泛應(yīng)用于通信、工業(yè)自動(dòng)化、智能儀表、圖像處理、計(jì)算機(jī)等領(lǐng)域。EDA(ElectronincDesignAutomation,電子設(shè)計(jì)自動(dòng)化)技術(shù)是現(xiàn)代電子工程領(lǐng)域的一門新技術(shù)，它提供了基于計(jì)算機(jī)和信息技術(shù)的電路系統(tǒng)設(shè)計(jì)方法。EDA技術(shù)的發(fā)展和推廣應(yīng)用極大地推動(dòng)了電子工業(yè)的發(fā)展。隨著EDA技術(shù)的發(fā)展，硬件電子電路的設(shè)計(jì)幾乎全部可以依靠計(jì)算機(jī)來(lái)完成，這樣就大大縮短了硬件電子電路設(shè)計(jì)的周期，從而使制造商可以快速開發(fā)出品種多、批量小的產(chǎn)品，以滿足市場(chǎng)的眾多需求。EDA教學(xué)和產(chǎn)業(yè)界的技術(shù)推廣是當(dāng)今世界的一個(gè)技術(shù)熱點(diǎn)，EDA技術(shù)是現(xiàn)代電子工業(yè)中不可缺少的一項(xiàng)技術(shù)。71.2FPGA的簡(jiǎn)介及特點(diǎn)背景目前以硬件描述語(yǔ)言（Verilog或VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過(guò)簡(jiǎn)單的綜合與布局，快速的燒錄至FPGA上進(jìn)行測(cè)試，是現(xiàn)代IC設(shè)計(jì)驗(yàn)證的技術(shù)主流。這些可編輯元件可以被用來(lái)實(shí)現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flipflop）或者其他更加完整的記憶塊。系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過(guò)可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來(lái)，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。一個(gè)出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以FPGA可以完成所需要的邏輯功能。FPGA一般來(lái)說(shuō)比ASIC（專用集成芯片）的速度要慢，無(wú)法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來(lái)改正程序中的錯(cuò)誤和更便宜的造價(jià)。廠商也可能會(huì)提供便宜的但是編輯能力差的FPGA。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開發(fā)是在普通的FPGA上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于ASIC的芯片上。另外一種方法是用CPLD（復(fù)雜可編程邏輯器件備）。CPLD與FPGA的關(guān)系早在1980年代中期，F(xiàn)PGA已經(jīng)在PLD設(shè)備中扎根。CPLD和FPGA包括了一些相對(duì)大數(shù)量的可以編輯邏輯單元。CPLD邏輯門的密度在幾千到幾萬(wàn)個(gè)邏輯單元之間，而FPGA通常是在幾萬(wàn)到幾百萬(wàn)。CPLD和FPGA的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。CPLD是一個(gè)有點(diǎn)限制性的結(jié)構(gòu)。這個(gè)結(jié)構(gòu)由一個(gè)或者多個(gè)可編輯的結(jié)果之和的邏輯組列和一些相對(duì)少量的鎖定的寄存器。這樣的結(jié)果是缺乏編輯靈活性，但是卻有可以預(yù)計(jì)的延遲時(shí)間和邏輯單元對(duì)連接單元高比率的優(yōu)點(diǎn)。而FPGA卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結(jié)構(gòu)卻復(fù)雜的多。CPLD和FPGA另外一個(gè)區(qū)別是大多數(shù)的FPGA含有高層次的內(nèi)置模塊（比如加法器和乘法器）和內(nèi)置的記憶體。一個(gè)因此有關(guān)的重要區(qū)別是很多新的FPGA支持完全的或者部分的系統(tǒng)內(nèi)重新配置。允許他們的設(shè)計(jì)隨著系統(tǒng)升級(jí)或者動(dòng)態(tài)重新配置而改變。一些FPGA可以讓設(shè)備的一部分重新編輯而其他部分繼續(xù)正常運(yùn)行。8FPGA工作原理FPGA采用了邏輯單元陣列LCA（LogicCellArray）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊CLB（ConfigurableLogicBlock）、輸出輸入模塊IOB（InputOutputBlock）和內(nèi)部連線（Interconnect）三個(gè)部分。FPGA的基本特點(diǎn)1）采用FPGA設(shè)計(jì)ASIC電路(特定用途集成電路)，用戶不需要投片生產(chǎn)，就能得到合用的芯片。2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。3）FPGA內(nèi)部有豐富的觸發(fā)器和IO引腳。4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。5)FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。可以說(shuō)，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。FPGA是由存放在片內(nèi)RAM中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無(wú)須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。1.3VHDL語(yǔ)言及程序概述VHDL的英文全名是Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage，誕生于1982年。1987年底，VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分9類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。1