2.3.1

Verilog語言基本語法規則

2.3.2變量數據類型

2.3.3

Verilog程序基本結構

2.3.4邏輯功效仿真與測試2.3硬件描述語言VerilogHDL基礎第1頁硬件描述語言HDL(HardwareDescriptionLanguag)類似于高級程序設計語言.它是一個以文本形式來描述數字系統硬件結構和行為語言,用它能夠表示邏輯電路圖、邏輯表示式，復雜數字邏輯系統所邏輯功效。HDL是高層次自動化設計起點和基礎.2.3硬件描述語言VerilogHDL基礎第2頁計算機對HDL處理:邏輯綜合

是指從HDL描述數字邏輯電路模型中導出電路基本元件列表以及元件之間連接關系（常稱為門級網表）過程。類似對高級程序語言設計進行編譯產生目標代碼過程.產生門級元件及其連接關系數據庫，依據這個數據庫能夠制作出集成電路或印刷電路板PCB。邏輯仿真是指用計算機仿真軟件對數字邏輯電路結構和行為進行預測.仿真器對HDL描述進行解釋，以文本形式或時序波形圖形式給出電路輸出。在仿真期間如發覺設計中存在錯誤，就再要對HDL描述進行及時修改。第3頁2.3.1Verilog語言基本語法規則為對數字電路進行描述（常稱為建模），Verilog語言要求了一套完整語法結構。1．間隔符:

Verilog間隔符主要起分隔文本作用，能夠使文本錯落有致，便于閱讀與修改。間隔符包含空格符（\b）、TAB鍵（\t）、換行符（\n）及換頁符。2．注釋符:注釋只是為了改進程序可讀性，在編譯時不起作用。多行注釋符(用于寫多行注釋):/*---*/；單行注釋符:以//開始到行尾結束為注釋文字。第4頁為了表示數字邏輯電路邏輯狀態，Verilog語言要求了4種基本邏輯值。0邏輯0、邏輯假1邏輯1、邏輯真x或X不確定值（未知狀態）z或Z高阻態標識符:給對象（如模塊名、電路輸入與輸出端口、變量等）取名所用字符串。以英文字母或下劃線開始如，clk、counter8、_net、bus_A。關鍵詞:是Verilog語言本身要求特殊字符串，用來定義語言結構。比如，module、endmodule、input、output、wire、reg、and等都是關鍵詞。關鍵詞都是小寫，關鍵詞不能作為標識符使用。4．邏輯值集合3．標識符和關鍵詞第5頁5．常量及其表示實數型常量十進制記數法如：0.1、2.0、5.67科學記數法如:23_5.1e2、5E－423510.0、0.0005Verilog允許用參數定義語句定義一個標識符來代表一個常量，稱為符號常量。定義格式為：parameter參數名1＝常量表示式1，參數名2＝常量表示式2，……；如parameterBIT=1,BYTE=8,PI=3.14;6．字符串:字符串是雙撇號內字符序列常量十進制數形式表示方法:表示有符號常量比如：30、－2帶基數形式表示方法:表示常量格式為：<＋/－><位寬>’<基數符號><數值>整數型比如：3’b101、5’o37、8’he3，8’b1001_0011

第6頁2.3.2變量數據類型1線網類型:是指輸出一直依據輸入改變而更新其值變量,它普通指是硬件電路中各種物理連接.例:wireL;//將上述電路輸出信號L申明為網絡型變量wire[7:0]databus;//申明一個8-bit寬網絡型總線變量慣用網絡類型由關鍵詞wire定義wire型變量定義格式以下：wire[n-1:0]變量名1，變量名2，…，變量名n；變量寬度例:網絡型變量L值由與門驅動信號a和b所決定，即L＝a&b。a、b值發生改變，線網L值會馬上跟著改變。

&

b

a

L

第7頁存放器型變量對應是含有狀態保持作用電等路元件,如觸發器存放器。存放器型變量只能在initial或always內部被賦值。2、存放器型存放器類型功效說明reg慣用存放器型變量integer32位帶符號整數型變量real64位帶符號實數型變量，time64位無符號時間變量4種存放器類型變量例：regclock；//定義一個1位存放器變量reg[3:0]counter;//定義一個4位存放器變量抽象描述,不對應詳細硬件第8頁2、每個模塊先要進行端口定義，并說明輸入（input)和輸出（output),然后對模塊功效進行描述。2.3.3Verilog程序基本結構Verilog使用大約100個預定義關鍵詞定義該語言結構1、

VerilogHDL程序由模塊組成。每個模塊內容都是嵌在關鍵詞module和endmodule兩個語句之間。每個模塊實現特定功效。3、除了endmodule語句外，每個語句后必須有分號。4、能夠用/*---*/和//…..對VerilogHDL程序任何部分做注釋。第9頁模塊定義普通語法結構以下：第10頁端口類型說明電路結構描述模塊名數據類型說明例用結構描述方式建立門電路Verloger模型//Gate-leveldescriptionofsimplecircuitmodulemux2to1(a,b,sel,out);

inputa,b,sel;//定義輸入信號outputout;//定義輸出信號wireselnot,a1,b1;//定義內部節點信號數據類型//下面對電路邏輯功效進行描述notU1(selnot,sel);

andU2(a1,a,selnot);

andU3(b1,b,sel);

orU4(out,a1,b1);endmodule

第11頁2.3.4