SRAM電路設計與版圖實現摘要隨著半導體加工工藝的發展,晶體管的特征線寬越來越小,現已降到數十納米數量級。這一變化趨勢在提高芯片集成度的同時提高了晶體管的工作速度,但也加劇了晶體管閡值電壓的波動,給的設計帶來新的挑戰。論文以提高速度、降低功耗、減小面積和抑制工藝波動為主要目標,通過研究Windbond0.5umSRAM的結構,最終設計完成了一塊1024x32的SRAM。針對第一級高速緩存的性能需要，進行小容量高性能SRAM設計。存儲器高性能體現在電路設計和版圖設計兩個方面，分成時鐘模塊、鎖存模塊、譯碼模塊、存儲模塊和IO模塊等五個模塊分別進行設計。在時鐘模塊，使用門控邏輯單元產生門控時鐘，減少時鐘不必要翻轉從而減少電路的功耗損失。讀門控時鐘后接一個窄脈沖產生電路，窄脈沖在能正確鎖存GRBL（最終讀出位線）基礎上,將窄脈沖寬度調整到足夠大，既可減少窄脈沖電路的延時單元使用而減小電路面積，又可減少GRBL通過觸發器的延時而減小路徑延時。在譯碼模塊，由于定制存儲器的規格容量小，使用靜態CMOS邏輯的二級譯碼電路進行譯碼，會比動態譯碼電路具有更高穩定性和更低的功耗，同時譯碼速度也較快。在存儲模塊，存儲陣列的存儲單元由8管SRAM單元組成，對存儲器整體的電路設計性能的提高起到重要作用。在IO模塊，采用動態預充的方式，分兩條路徑將讀出0和讀出1傳送到GRBL，然后使用窄脈沖SR觸發器對GRBL進行鎖存，該部分電路具有速度快、穩定性好和面積小等特點。關鍵詞：SRAM電路設計；多路選擇器；時鐘電路；版圖設計目錄TOC\o"1-3"\h\u153661緒論 193861.1研究背景 123791.2研究現狀 182401.3研究內容 2276082SRAM簡述 3316872.1SRAM的發展趨勢 3182922.2SRAM的應用領域 4136792.3SRAM的存在問題 5282023存儲器電路設計 668863.1電路整體結構 6130793.2電路分體結構 6260583.2.1時鐘模塊 662833.2.2鎖存模塊 8106683.2.3譯碼模塊 972483.2.4存儲模塊 10111984存儲器版圖設計 13315134.1SRAM版圖布局與規劃 13146024.2SRAM存儲單元版圖設計 15195514.3SRAM譯碼單元版圖設計 17305504.4SRAM讀出電路版圖設計 1887634.5版圖驗證模擬 19199965結論 2229949參考文獻 231緒論1.1研究背景一個典型高速緩沖存儲器系統由一個標準的存儲器層次組成的，包括片上高速緩存（L1）、片外高速緩存（L2）以及快速頁模式DRAM或EDODRAM。在DSP芯片中，高速緩存體系結構采用兩級實時高速緩存，第一級存儲器為較低字節的數據和程序指令進行緩存,并能夠消除程序和數據總線對存儲器資源的沖突。高速緩存和數據指令集都存儲在SRAM單元陣列中，由于受管芯面積不能太大的限制，第一級存儲器的容量不能太大，并要求具有很快的速度。基于L1高速緩存的廣泛性和重要性，設計系列小容量高性能SRAM存儲器成為解決問題的當務之急。高性能SRAM一直以來都是科研工作者研究的對象和追趕的目標。集成電路的工藝尺寸在不斷縮小，人們對存儲器的性能提出更高要求，使得SRAM設計面臨挑戰和機遇并存的境地。由于SRAM具有廣泛的應用領域，加之市場前景極其廣闊，正吸引著無數研究人員的濃厚興趣。存儲器的性能會隨著工藝尺寸縮小而提升，但在進入納米工藝之后，在性能某些方面改善的同時也會凸顯出一些其他問題，這給SRAM電路設計和版圖設計提出更多新要求。在0.5um工藝，多款DSP芯片，需要很多不同規格容量的高性能SRAM，用于滿足工程項目具體需要。存儲器定制設計成為提高性能的眾望所歸，本文的研究背景基于此而具有更加重要的現實意義。1.2研究現狀集成電路工藝水平不斷取得突破，SRAM的設計正面臨著新挑戰。SRAM對存儲單元要求更加嚴苛，新型存儲單元設計以及存儲陣列外圍電路設計，必須達到新工藝條件的真實要求。在超深亞微米工藝條件下，傳統6管SRAM單元暴露的問題很多。由于供電電壓下降而致穩定性下降，由于漏電流呈指數增長而致抗噪聲能力減弱，因此造成功耗浪費損失。正因傳統6T存儲單元存在穩定性差，抗噪聲能力弱，以及工藝尺寸遷移引起的漏電流等問題，由此產生一種新型8管SRAM單元。目前在65nm、40nm和32nm工藝，已經開始采用8管SRAM單元代替傳統6管SRAM單元。跟傳統6管SRAM單元相比，8管SRAM單元在穩定性、功耗，以及運行速度等方面都有大幅提高，當CMOS工藝尺寸變得越小，這種優勢就會更明顯。使用8管SRAM單元技術替代傳統6管SRAM單元技術，晶體管數量會增加2個，導致存儲陣列面積有所增加，但讀出電路面積會比6管的小很多。8管SRAM單元的設計目標在于降低功耗和提高穩定性。8管SRAM單元采用讀寫分離的策略，可以有效消除讀破壞，提高穩定性；采用兩下拉管讀出，兩管串聯具有折疊效應，可以減少讀位線漏電流。8管SRAM單元已被大量應用在Intel的Vcc微處理器中，不僅因為它可以適應更低電壓，還因為它具有的性能和多端口的特征，因此它通常被應用在重要的低級緩存以及寄存器文件上。1.3研究內容本文將對0.5um工藝下SRAM的設計展開研究，主要研究重點在時鐘電路、多路選擇器及譯碼電路。全文研究內容和創新點如下:第一，分析研究了SRAM的多路選擇架構。SRAM多路選擇架構分為一級架構和二級架構，這兩種架構又各自有其單邊及雙邊結構實現方式。從理論上分析了SRAM多路選擇架構中一級架構和二級架構及其相應單邊結構和雙邊結構的性能，指出隨著靈敏放大器特征數字N的增加，二級架構的性能相對于一級架構的優勢越來越明顯;二級架構的最優結構出現在其兩級譯碼的兩個特征數字相近時。一級單邊結構會隨著N的增加而逐漸超越一級雙邊結構，但是二級單邊結構的性能在可以接受的N值范圍內一直不如二級雙邊結構。第二，分析研究了SRAM的時鐘電路。現在主流的SRAM時鐘電路都由兩種放電電路構建，從概率學角度分析比較了這兩種放電電路的性能，并通過100,000次蒙特卡羅的仿真證明了分析結果。最終選用了較優的一種構建了時鐘電路。這個時鐘電路很好的實現了SRAM各部分的協同工作，并且有在流片后調節SRAM性能的功能。分析研究了SRAM的譯碼電路。指出了譯碼電路設計中要考慮的眾多因素，說明了減少功耗、增加存取速度的譯碼電路的設計方法。2SRAM簡述2.1SRAM的發展趨勢人們對存儲器容量小型化以及長電池使用壽命需求的不斷增長，已使得易失去性存儲器從傳統的SRAM向高密度、低功耗的SRAM發展。隨著工藝的減小，密度會更高，速度會更快，功耗會更低，但是可靠性會變得更差。受尺寸減小的影響，電路內部互連線間的寄生效應越發明顯，給SRAM電路的電源、時鐘等網絡的可靠性帶來很大隱患，若不解決這些問題，工藝尺寸改進所獲得的性能提升將會被抵消。而存儲器的全定制設計，則需在工藝減小而獲得優良性能的基礎上，繼續進行電路的優化設計，使存儲器的性能獲得最大程度地提高，同時也將存儲器的穩定性和可靠性考慮到設計中去。一款性能精良的全定制SRAM存儲器，具有三高一低的特點，即高可靠、高密度、高速度和低功耗，SRAM存儲器的設計朝著這個方向進行發展。高可靠可靠性對于存儲器的穩定正常工作，具有很重要的指示意義。在保證存儲器功能不能出錯的基礎上，還能抵抗因環境的變化而表現出的適應能力。由于存儲器存在大扇出，應該要保證邏輯單元有足夠的驅動能力；存儲單元存在讀寫過程，不致產生讀寫破壞；脈沖產生電路的脈寬要恰到好處，保證輸出結果的邊緣觸發不會出現鎖存錯誤；在不同工藝拐角時，建立時間和保持時間應該能讓數據進行成功鎖存。高密度存儲器的大半部分面積是存儲陣列，有效降低存儲單元的尺寸和合理最小布置存儲單元版圖面積，都可以起到提高存儲器密度的作用。在存儲器的外圍電路，要嚴格按照邏輯努力的對應，合理搭配邏輯單元的驅動和負載，使邏輯單元不會有驅動冗余而增加不必要的尺寸。在版圖的布局，充分利用彼此的關系進行合理緊密的層次化布局，使版圖的整體面積最小。高速度隨著工藝水平的發展，高性能處理器的頻率越來越高，需要SRAM具有更快的存取速度來滿足處理器的性能要求，尤其是多核處理器的出現，進一步加劇了這種高速度的需求。面對這些要求，設計者們采用了各種各樣的新技術來滿足。工藝尺寸的縮小，會使存儲器的存取速度提高，但還需在這個基礎上，進行電路的優化設計使存儲器的存儲速度更快，以發揮高性能存儲器的最大潛力和優勢。低功耗在存儲器電路中，存儲陣列主要是靜態功耗，外圍電路主要是動態功耗。但是隨著工藝尺寸的縮小，亞閾值漏電流越來越大，靜態功耗將成主要的功耗消耗來源，這會使得大量的電池功耗會被漏電流消耗。存儲單元種類的選擇，以及存儲單元尺寸的合理調整，對抑制漏流功耗都有重要作用。而外圍電路則在于電路結構的優化和邏輯單元的選擇，可以降低不必要的多余翻轉而降低動態功耗。還有一個降低功耗最快捷的方法，就是減小系統的工作電壓，但CMOS器件存在一個最低的數據保留電壓。2.2SRAM的應用領域集成電路技術在計算機、控制系統、通信等領域具有廣泛應用，在人們日常生活各個方面已經難以擺脫電子產品的輔助作用。電子產品也正扮演著越來越重要的角色，電子產品內部SRAM的作用顯得更加重要。在近幾十年信息技術發展非常迅猛，不斷推動科技向前進步，不斷滿足社會的最新需求。微處理器設計作為信息產業的核心技術，已經被廣泛應用到軍用、民用等諸多領域，如天上飛的衛星、導彈、飛機等飛行器，以及個人使用的電腦、手機和路由等，都有微處理器在里面發揮作用。研發具有自主知識產權的微處理器芯片，對一個國家的安全和國力的提升具有重要戰略意義。DSP芯片在通信和計算機領域應用廣泛，由于半導體存儲器發展顯著，逐漸被嵌入到微處理器系統中去。SRAM支持同時進行讀和寫的功能，并且存取時間適當，非常具有靈活性；SRAM還具有高性能和低功耗的特點，在易失性高速緩存中，嵌入式SRAM在芯片上最為常用。為保證海量數據能夠進行瞬間的交換和傳輸，需要大量快速、高性能、低功耗的片上或嵌入式存儲器，例如筆記本電腦、智能手機、傳感器和醫療設備等離不開高性能的SRAM存儲器。現今高性能微處理器中，大半部分面積用于高速緩存，并且這一比例還在進一步提高。根據國際半導體技術路線圖（ITRS），2014年片上存儲器的面積將會占到專用集成電路總面積的94%。不同MOS存儲器技術的市場份額中，SRAM存儲器所占的比例在15%左右。SRAM存儲器的銷售額逐年增長，從98年不到50億美元的銷售額，而到今天銷售額已經超過了200億美元大關。由此可見，半導體存儲器的應用前景和市場前景都非常廣闊。2.3SRAM的存在問題集成電路工藝尺寸在不斷減小，目前工藝水平已經達到納米級別。相較于微米級電路，在納米級電路凸顯了各種因素，引起各種不良效應。靜態噪聲容限通常定義為使存儲數據發生發轉的最小直流(DirectCurrent)噪聲電壓。在納米工藝，晶體管漏電流現象非常嚴重，這樣會增加靜態功耗；晶體管二級效應也隨之加大；互連線間寄生效應明顯，給信號的可靠性帶來隱患。在讀寫過程中數據穩定性問題更為突出。讀寫延遲傳統的6管SRAM單元存在讀寫破壞的可能，設計新型SRAM單元用于滿足讀寫時序和功耗的需要。漏電流隨著工藝的減小而使得漏電流現象更加顯著，尤其是亞閾值電流占據著主要的位置。在65nm工藝下，晶體管漏電流劇增，漏電流消耗的功耗占電路總功耗的50%以上，而且是電路處于休眠狀態時功耗的主要來源，因此，低功耗設計已成為當前低功耗SRAM設計的關鍵。3存儲器電路設計3.1電路整體結構小容量SRAM存儲器電路結構由門控時鐘、地址鎖存、讀寫譯碼、存儲陣列和IO控制四部分組成。小容量SRAM存儲器通用結構圖，如下圖3.1所示：圖3.1SRAM存儲器流程結構框圖從上圖可以看出，電路關鍵路徑依次經由時鐘模塊、鎖存模塊、譯碼模塊、存儲陣列和IO模塊。在鎖存模塊對讀寫地址和數據進行鎖存，在IO模塊通過預充方式輸出讀出結果，然后對讀出結果進行觸發鎖存。讀寫地址進行分別譯碼，用以控制存儲陣列的存儲單元進行定向讀寫操作。數據經由鎖存之后，直接進入存儲陣列以待存儲。存儲器的核心部分是由存儲單元組成的存儲陣列。存儲單元的類型，以及由此構成存儲陣列的寬度和深度，決定存儲陣列的外圍電路設計。存儲單元的選擇和設計是整個存儲器電路設計的核心。3.2電路分體結構3.2.1時鐘模塊時鐘模塊電路為時鐘樹結構，是存儲器整體運作的動力源泉。時鐘模塊存在扇出負載大，翻轉頻率高等問題，在設計過程中需保證單元尺寸驅動能力，并改進設計降低翻轉功耗。在時鐘模塊電路設計中，通過時鐘信號CLK、寫使能WEN和讀使能REN，分別產生另一時鐘信號ALCK和兩門控時鐘信號WCLK、RCLK，以及一個窄脈沖信號RCLK_D。時鐘模塊電路設計如下所示：圖3.2時鐘模塊電路從上圖可以看出，存在兩個關鍵的電路設計，一個是門控時鐘產生電路，另一個是脈沖信號產生電路。門控時鐘電路在圖3.2中存在兩處門控時鐘產生電路，分別是由寫使能產生的WCLK和由讀使能產生的RCLK，這兩處門控時鐘電路一樣，以下僅以寫門控時鐘電路設計為案例進行說明，寫門控電路結構如下所示：圖3.3寫門控時鐘電路讀寫使能WEN、REN都是低有效，在門控時鐘電路里，經過一級反相器到達門控邏輯的E端口變成高有效。E端口與TE端口是邏輯‘或’的關系，TE接地為0，因此輸入數據只有E端口的值。門控邏輯的鎖存邏輯是負鎖存器，當時鐘為低電平時，鎖存器處于透明狀態，數值通過鎖存器；當時鐘為高電平時，數值在鎖存器輸出端保持穩定。從鎖存器出來的值，再與時鐘信號相‘與’，產生門控時鐘WCLK。WEN、CLK、WCLK三者的波形關系如下所示：圖3.4寫門控時鐘波形從上圖可以看出，當WEN為低電平，即有效時，時鐘信號CLK傳播到WCLK輸出；當WEN為高電平，即無效時，WCLK處于低電平，沒有翻轉。使用門控時鐘的好處，在于可以降低時鐘的不必要翻轉，從而降低功耗。2)脈沖發生電路時鐘模塊的另一個關鍵電路是窄脈沖發生電路，通過采用簡單的延時單元來控制脈沖寬度，它的電路結構如下所示:圖3.5窄脈沖發生電路從圖中可以看出，RCLK信號通過兩條路徑到達與門的兩個端口，一條路徑是RCLK直接到達與門的A1端口，另一條路徑則是經過兩級buffer之后到達與門的A2端口。由于RCLK信號到達A2端口比到達A1端口要晚，在與門處進行錯位相‘與’，短脈沖發生波形如下：圖3.6窄脈沖發生波形3.2.2鎖存模塊鎖存模塊分為三個部分，分別是讀地址鎖存、寫地址鎖存和寫數據鎖存。讀地址鎖存與寫地址鎖存電路相同，數據鎖存為另一種鎖存電路。下面分別從地址鎖存和數據鎖存兩個角度，來對鎖存模塊進行全面介紹。1)地址鎖存地址鎖存分為讀地址鎖存和寫地址鎖存，都是受到ACLK信號控制。ACLK信號是CLK信號經過一級buffer而來，從而增加ACLK信號的驅動能力，用于應對ACLK信號的10個扇出形成的大負載。地址鎖存電路如下所示：圖3.7地址鎖存電路上圖中的鎖存器為負鎖存器，當ACLK為低電平，鎖存器處于透明模式，讀寫地址從D傳到Q輸出，以及取反后傳到QN輸出；當ACLK為高電平，鎖存器處于維持模式，保持Q和QN處的值。從Q和QN端口出來的W_A、W_A_N、R_A和R_A_N信號，將作為預譯碼的輸入信號，讀寫地址位寬決定最終譯碼輸出字線位數，從而決定存儲陣列的深度。2)數據鎖存數據鎖存電路為寫入IO電路，是對寫入的數據先進行寄存，在寫門控時WCLK控制下由觸發器寄存，WCLK信號扇出個數由寫數據位寬數決定。數據鎖存電路結構如下所示：圖3.8數據鎖存電路鎖存單元為邊緣觸發器，當WCLK上升沿到來之時，觸發器瞬間導通，數據從D端口到達Q端口；當WCLK為高電平或者低電平，觸發器處于維持狀態，Q和QN的值WBL和WBLB的值保持不變，保持的時間為一個時鐘周期，相當于寫數據被寄存了一個時鐘周期。寫入數據D的位寬決定存儲陣列寬度。3.2.3譯碼模塊譯碼模塊的功能主要是將二進制的讀寫地址，譯碼成十進制的讀寫字線。由于讀寫地址具有相同位寬，讀寫地址的譯碼電路是一樣的。根據電路結構的不同類型，譯碼器通常分為靜態譯碼器與動態譯碼器。靜態譯碼器采用互補CMOS電路結構，動態譯碼器采用動態電路結構。大容量存儲器設計一般使用動態譯碼電路。動態譯碼電路的優點在于速度快。但是也有缺點，動態譯碼的字線扇出負載過大，可能導致數據寫入或者讀出錯誤；動態譯碼的穩定性也太差，可能導致字線譯碼錯誤。小容量存儲器設計則是使用靜態譯碼電路。靜態譯碼電路使用互補CMOS電路結構，具有很高的穩定性及低功耗等特點，但是它的速度較慢。通過對譯碼電路結構進行分級譯碼，優化電路結構和邏輯單元尺寸，可以提高譯碼電路的速度。靜態CMOS譯碼電路分級譯碼結構圖如下：圖3.9分級譯碼電路結構圖從上圖可以看出，一級譯碼使用一級邏輯與門即可，邏輯與門的輸入端口不宜超過3個。由于門控時鐘也占用1個輸入端口，一級譯碼適合于位寬為2~3的讀寫地址。當讀寫地址位寬大于3時，則需采要使用二級譯碼電路。二級譯碼分為初級譯碼和最終譯碼兩部分，初級譯碼將讀寫地址按位分成兩部分，然后對兩部分初級譯碼分別進行譯碼，最終譯碼則是將兩部分初級譯碼進行譯碼，通過初級譯碼和最終譯碼兩級譯碼實現整體譯碼。二級譯碼適于位寬為4-6位的讀寫地址，當讀寫地址位寬大于7時，一般采用行譯碼和列譯碼的形式進行譯碼，低位地址用行譯碼，高位地址用列譯碼。TPSRAM32x32存儲器的讀寫地址位寬為5，使用兩級譯碼電路進行讀寫地址譯碼。3.2.4存儲模塊存儲模塊是存儲器電路的核心模塊，存儲模塊在存儲器中占有的面積大，存儲器外圍電路是以存儲模塊電路為中心進行設計。存儲陣列的容量和存儲單元的性能，直接影響著存儲陣列外圍電路的設計，從而直接影響著整個存儲器的整體性能。1）存儲陣列電路存儲陣列是由存儲單元從深度和寬度兩個方向組成陣列，深度為地址譯碼出來的字線數量，寬度是寫入數據的位數。存儲陣列的規格容量=字線數x位寬數，存儲陣列的電路結構如下所示：圖3.10存儲陣列電路從上圖可以看出，有32個TPSRAM_Word，每組有一正一反的兩根寫位線，對應一列由32個讀寫字線控制的存儲單元。每個TPSRAM_Word有4個讀位線輸出，四個讀位線RBL產生的電路如下所示：圖3.11列存儲電路上圖所示，這是一個寬度為1，深度為32的一列存儲單元。可以通過寫字線把寫位線的值寫入32個存儲單元中的相應的一個存儲單元，可以通過讀字線讀出32個存儲單元中相應的一個存儲單元的值。但是考慮到從32個存儲單元中讀出一個值，需要將32個存儲單元的輸出連在一起，這樣會造成讀出位線的連線太長，在預充和放電過程中容易出現讀出結果的不穩定性。由于位線上所掛的存儲單元是有限的,為了規避這一現象的存在，則將8個存儲單元作為一組讀出，原來的32位讀寫字線則分成了四組，產生4個讀位線輸出RBL1、RBL2、RBL3和RBL4。因為有效的讀出位線只有一個，因此需要將4個讀出位線進行整合，在下一小節的讀出IO電路會對此進行詳細設計說明。存儲單元電路存儲陣列中最基本的組成部分是存儲單元，存儲單元的性能決定著存儲陣列的性能。由于8T存儲單元在深亞微米下具有良好性能，在納米級別的存儲器設計中被應用。8T存儲單元的電路如下所示：圖2.14存儲單元電路這是一個8管存儲單元電路，其中WWL為寫字線，RWL為讀字線；WBL、WBLB為正反的兩個寫位線。該電路使用一種雙穩態電路來存儲數據，采用兩邊寫入，半邊讀出的電路設計，不會遇到常見的讀破壞，在穩定性方面具有較大優勢。讀寫過程：若WWL有效，將位線的值寫入反饋環路中儲存；若RWL有效，則讀出反饋環路中儲存的值。在WWL有效時，M5、M6導通，數值通過正反寫位線進入由M1、M2、M3、M4構成的反饋環路，當WWL無效時，M5、M6關閉，數值被保存在反饋環路中。在RWL有效時，若WBL為0保存在環路中，M7導通,從而下拉RBL至低電平，達到讀出WBL的0；若WBL為1保存在反饋環路，則M7關閉，RBL的值為后面的Local_IO的預充值1，達到讀出WBL的1。4存儲器版圖設計SRAM存儲器是數模混合的電路設計，在版圖設計過程中，既存在以標準單元為基礎的半定制版圖設計，也存在以晶體管為基礎的全定制版圖設計。在定制設計中，對于關鍵的電路模塊，要獲得最佳的性能和密度，手工進行版圖設計是必須的選擇。設計SRAM存儲器版圖，需要畫晶體管級的存儲單元版圖，還需要調用標準單元的版圖，然后進行版圖的布局和布線。版圖設計的好壞，決定電路設計在物理實現時所取得的性能優劣。版圖設計對于全定制存儲器來說是最后一道優化工序，包括布局優化和布線優化。4.1SRAM版圖布局與規劃利用版圖設計思想，主要針對課題中的一款16Kb（512×32bit）SRAM進行全定制版圖設計，版圖采用130nm工藝，最終的版圖面積為443×266μm2，其中存儲器的核心部分為410×200μm2占用比例為69.5%。另外我們在設計中采用4層金屬工藝，雙環電源地，局部互連信號在一鋁走完，位線走二鋁，字線走三鋁。然后提取寄生參數在典型情況下對版圖進行模擬，結果表明譯碼延遲為544.6ps，數據讀取時間（時鐘上升沿到數據輸出）為827.2ps，平均功耗分別為42.6mw，很好的滿足了設計要求。SRAM版圖設計布局非常關鍵，好的版圖設計，對產品的成品率及芯片性能都是極為重要的。尤其是對于深亞微米的電路設計，合理的版圖設計將是決定設計成敗的重要因素。對于大規模的設計，在版圖設計時一定要有一個優化的布局方案，這對于提高設計性能、減小設計面積以及降低設計功耗非常重要。在我們設計的SRAM版圖，基于一下策略來考慮布局方案：各個模塊的布局；IOPin的布放位置；電源、地線的布局；時鐘信號的布局及時鐘信號的偏斜（ClockSkew）；芯片的功耗、面積、散熱；可布線性；芯片內部的測試點；各個模塊的版圖設計實現方案。一個好的版圖布局可以：保持相關器件的參數在要求的范圍內變化；保證CMOS器件的電氣參數的匹配性；降低寄生效應所產生的影響；縮短信號線長度、降低耦合電容；降低信號之間的串擾；縮小芯片面積。在本課題設計的SRAM中，為了方便加入測試電路，我們將I/OPin放在SRAM一端，方便數據輸入輸出。因我們將存儲陣列劃分成了2個存儲體，而且每個存儲體都有自己獨立的字線譯碼器和位線選擇及預充電單元。因此在SRAM整體版圖布局時，以每個存儲體為布局單位。將每個存儲體設計為寬長比大約為2：1的形狀，我們在整體版圖中將2個存儲體沿長度方向堆疊，形成大約1：1的版圖形狀。對于單個存儲體，字線譯碼單元應與存儲單元的高度一致，這樣才可以使整個存儲單元和字線驅動單元相吻合，方便橫向擴展。而位線預充電路和寫操作電路寬度和存儲單元的寬度一致，方便縱向擴展。值得注意的是，由于在讀操作時，進行二選一讀出，所以靈敏放大器的寬度應為兩個存儲單元的寬度一致。時鐘驅動單元利用二叉樹的對稱結構分布在2個存儲體中，以保證時鐘信號的均勻分布,防止時鐘偏斜和抖動。在電源地環的布局中，我們采用雙層電源結構，在外面兩層設置為電源線，內兩層為地線。這樣可以保證電流均勻，并且供電充分，以防止IRDorp發生。如圖4.1為整個SRAM的版圖布局：圖4.2SRAM版圖布局規劃4.2SRAM存儲單元版圖設計為了保證版圖最終拼接工作能夠順利進行，同時充分利用版圖空間使版圖面積最小，我們采取了基于存儲單元的版圖規劃策略，即以存儲單元為中心橫向縱向擴展。在大規模的SRAM設計中，存儲陣列占用絕大多數面積，因此設計好存儲單元對于版圖至關重要。設計一個好的存儲單元能夠有效減少陣列面積，進而減少位線、字線等線的長度，這樣會給負載延時減輕壓力。在存儲單元布局時，，將兩個存儲單元正反排列在一起，作為一個宏單元，由它組成存儲陣列，這樣布局有兩個好處：存儲單元的版圖對調方向排列可以減少接觸孔電容，從而減少位線電容。如圖4.2所示，兩個單元共用兩個接觸孔，與位線相連。這樣連接一根位線的接觸孔的個數減少了一半，為128×1/2=64個，因此減少了位線電容，從而降低了功耗。圖4.2SRAM單元對的版圖如果不采用單元對設計如圖4.3所示，可以看到在相鄰的電源線和地線之間，需要留有一定大的空間，以免制造時由于生產工藝的偏差造成電源和地短路。但是，這樣布局就增大了版圖的面積。如圖4.4采用單元對布局，可以明顯看到版圖面積相對較小，而對于整個存儲體128行存儲陣列，版圖面積大大的得到了節約。有利于電源、地線布置，節省面積。圖4.3單個SRAM單元陣列版圖布局圖4.4SRAM單元對陣列版圖布局圖4.2詳細展示了SRAM單元對陣列版圖，采用N阱CMOS工藝，下面是版圖設計的詳細介紹：因為兩個單元共用一條位線，兩個單元拼接的時候，可以共用一個接觸孔來將位線相連，這樣在整個的SRAM單元中，連接位線單元的接觸孔就會少一半，可以減少位線的負載電容，有利于對位線的讀寫操作。并且有利于降低功耗。對于單個存儲單元版圖，兩個互連的反相器版圖對稱放置，這樣兩個器件所處的環境一樣，有利于保證存儲的可靠性。晶體管共源/漏接電源和地，節省了接觸孔數量，對于16KB大的存儲體來說，接觸孔減少的數量可觀。存儲單元內部，用多晶硅作為字線，減小制造的復雜度，否則若用金屬導線做字線，需要在多晶硅上再打兩個接觸孔，這樣會增加接觸孔的電容，從而增加了存儲體的字線電容。在電源地線的考慮上，地線分布在每個單元里面，橫向一鋁走線，為了對CELL單元充足供電，我們構建地線網絡，在縱向上面用二鋁來走線，并轉孔和一鋁相連。地線這樣就可以縱橫交錯。從版圖中可以看到，最單元的最上端都有橫向一鋁走的電源線，在橫向和縱向都可以擴展，在最后的版圖，通過四鋁來進行整個電源線的網格完成。4.3SRAM譯碼單元版圖設計譯碼電路是讀取操作時的關鍵路徑上，所以優化譯碼電路的路徑對于提高性能和減少功耗至關重要。在我們設計的存儲體中，字線譯碼單元布局在存儲陣列左邊，SRAM存儲陣列的字線排列非常緊密，而每根字線都是由一個反相器所驅動。字線譯碼單元排列時必須滿足字線譯碼單元與存儲陣列中的單元高度匹配。由于SRAM單元對版圖已確定，縱向長度為4.35um。為了與128行存儲陣列一一對應，因此字線驅動器設計的縱向長度維持在4.35um左右。如圖4.5所示：圖4.5譯碼單元版圖在我們設計的存儲體中，譯碼電路的主要特點有：因為譯碼電路最終得到的是字線，易于橫向擴展，所以在設計譯碼電路的時候，也設計成單元對，保持和SRAM單元對寬度一致。在單元對拼接時，兩個反相器可以共用電源地線，減少面積，并且由于在最后接入的是大反相器，晶體管的寬度較大，這意味著需要較長的柵連線。較長的多晶連線會有較高的電阻，從而降低了器件的工作速度，功耗也比較大。因此設計較寬的晶體管，采用并聯許多“指狀”晶體管(寬度較小)來構成。為了提高譯碼速度，我們在譯碼電路里的管子改造成低閾值管，可以提高譯碼性能。如圖4.5，在P管和N管上都加入了低閾值層。4.4SRAM讀出電路版圖設計預充電路和敏感放大電路在整體布局結構中都是和陣列的列寬相關，每一列的存儲單元共用一個預充電路，而在電路實現讀操作過程中，數據經過二選一，所以，數據放大讀出電路寬度為兩個存儲陣列的寬度。預充電路簡單，將每一列的預充電路的寬度和存儲陣列的每一列寬度相等，只需要將一行預充電路的版圖排列而成，對應預充輸出接到同一列的兩根位線上。預充電路，只用3個PMOS管，而且尺寸較小，其版圖如下：圖4.6預充電路的版圖讀電路的設計相對前面的比較復雜，主要是因為讀電路屬于模擬電路，管子及信號線的微小偏差都會對數據正確讀出造成影響，所以這部分對版圖的最大的要求就是管子要對稱匹配，連線對稱匹配，我們通過管子完全復制，連線復制等手段到達匹配要求。通過Laker工具里的快捷鍵可以查看兩個送到敏感放大讀出的信號路徑，可以從中看出兩信號基本匹配，對正確讀取數據很有幫助。如圖4.7為敏感放大版圖。圖4.7靈敏放大器版圖4.5版圖驗證模擬4.5.1SRAM版圖驗證版圖設計相對于邏輯設計而言，工作更為繁瑣，很容易出問題而導致設計錯誤，因此版圖設計的驗證工作是非常重要的，版圖驗證主要包括設計規則檢查DRC(DesignRuleCheck)、電學規則檢查ERC(ElectricRuleCheck)、電路圖與版圖一致性檢查LVS(LayoutVersusSchematic)。DRC主要檢查版圖各個圖層是否滿足工藝廠商要求的幾何規則，以及是否存在天線效應。版圖設計規則主要包括最小寬度、最小間距、最小包圍，最小延伸等。版圖設計規則由Foundry廠商根據自己的工藝提供，可以保證版圖設計的正確性，保證設計芯片的可制造性和可靠性。如果違反這些規則，制造出來的芯片很可能出現短路、斷路等錯誤。本設計中使用Synopsys公司的Hercules進行做DRC檢查，hercules可以嵌入在版圖設計工具Virtuoso、Laker中，可以在設計過程中隨時檢查，使用起來方便快捷。ERC主要檢查版圖設計中是否存在短路、斷路情形，以及版圖中一些特殊的規則是否得到滿足。它可以單獨進行檢查，也可以在做LVS時同時進行檢查，Hercules、Caliber等規則檢查工具均提供ERC的功能。在DRC和ERC驗證結束后，即檢驗完版圖自身的設計規則，而LVS驗證就是檢測版圖里管子的連接關系和電路圖里的連接關系一致。本文同樣使用Hercules進行做LVS檢查。在輸出結果中，有電路圖和版圖的比較信息，可以以網頁形式查看,最后以SUCCESS表示兩者一致。4.5.2SRAM版圖模擬在電路級的模擬中，寄生參數都是預估的，并且沒有考慮到長線的負載電容和電阻，與物理版圖的實際情況不相符。在深亞微米工藝下寄生參數的影響進一步加大，版圖前后的模擬在性能上有很大的差異，如果估計負載不足，會導致版圖后比版圖前延時擴大40％－50％。在繪制完版圖，進行DRC,ERC以及LVS驗證之后，進行寄生參數的提取，實現版圖實現之后的模擬，確保功能時序正確。如果時序達不到要求，需要對邏輯電路進行修改，然后進行版圖修改，通過模擬直到設計達到高性能。在提取寄生參數時，采用Star-RCXT工具對版圖進行寄生參數提取，提取的寄生參數網表.SPF文件導入Hspice或Nanosim進行模擬。由于在電路規模增大和工具本身限制，在對整個SRAM核進行模擬時，采用的是規模大、速度快、精度低的nanosim。在下面的列表中可以看出帶寄生參數的版圖模擬結果。表4.1版圖前后模擬對比（典型情況下）延時（ps）版圖前版圖后誤差譯碼462.9544.6+15%寫數據1476.4595.5+20%寫數據0472.8576.7+18%讀數據1653.5827.2+21%ARTISAN公司開發了一種具有可編譯功能SRAM生成器，利用此編譯器我們生成一款16Kb，輸入輸出位數為32位，4位具有按字節寫使能的SRAM。用該工具生成的SRAM時間短，布局規劃要合理，面積小。下面在在性能、功耗、面積上比較。表4.2和編譯器進行對比（典型情況下）比較對象讀1(ps)寫1ps寫0ps平均功耗mW本設計827.2595.5576.742.6編譯器生成1220825.5823.450.1由上表可以看出，相對于編譯器，訪問延遲在讀1的時候降低了26.2％。寫1的延時降低了27.9％。寫0的延時降低了30％。功耗降低了15％。但是在面積上本設計是443×266μm2編譯器為421.1×194.2μm2。在面積上增大了30％。5結論通過存儲器的設計工作，拓展到系列小容量SRAM存儲器的電路、版圖設計工作，以及后面的性能分析工作。在整個設計工作完成介紹之后，對全文的工作內容和使用的新方法進行全面系統地做個總結。通過存儲器的設計工作，在設計過程中遇到一些尚未解決問題，以及自身一些尚未付諸實踐的想法，還有項目過程中不斷衍生的一些新需求等方面，都值得進行研究展望。本文通過對0.5um工藝下SRAM存儲器的設計，對存儲器電路設計的原理和版圖設計的方法，都進行了細致而深入地研究；通過對存儲器讀寫功能的實現策略，對存儲器的性能測試方法進行熟悉和掌握。本文的WindbondSRAM0.5um的存儲器，采用左右對稱的布局布線方式，在布局上可以縮小版圖的面積，在布線上走線更短，信號的傳輸更合理。雖然這種布局更加復雜和不容易控制，但是為了獲取更高性能的存儲器設計，這仍然不失為一個不錯的選擇。按照存儲器的讀寫策略，編寫用相應的測試激勵，在XA環境下進行時序和功耗檢測。通過數據分析，掌握存儲器的各部分的延時和功耗分布情況，為存儲器的電路設計和版圖設計提供參考。通過提取lib文件，了解不同工藝下讀寫地址、讀寫使能和寫入數據的建立時間和保持時間，分析這些信號在不同環境下的適應情況。并將全定制設計的存儲器，與半定制生成存儲器和編譯器生成的存儲器，在性能上進行對比，通過對比發現，全定制設計的存儲器在面積、時序和功耗上，都有比其他兩個設計要優秀。參考文獻曾瑩，伍冬，孫磊，任濤等譯，先進半導體存儲器-結構、設計與應用[M]，電子工業出版社，2015.1張家勝.65nm工藝下嵌入式SRAM的研究與實現[D].長沙:國防科學技術大學研究生院,2011.曾義芳編著.DSP基礎知識及系列芯片[M].北京:北京航空航天大學出版社,2016.ZHAN