集成電路設計技術與工具第四章集成電路幅員設計與工具內容提要4.1引言4.2幅員幾何設計規那么4.3電學設計規那么與布線4.4晶體管的幅員設計4.5九天軟件下的幅員編輯4.6九天軟件下的幅員驗證4.7本章小結4.1引言幅員〔Layout〕包含了器件尺寸、各層拓撲定義等器件相關的物理信息數據，是集成電路從設計走向制造的橋梁。由于器件的物理特性和工藝的限制，芯片上物理層的尺寸進而幅員的設計必須遵守特定的規那么。這些規那么是各集成電路制造廠家根據本身的工藝特點和技術水平而制定的，因此，不同的工藝就有不同的設計規那么。設計者只能根據廠家提供的設計規那么進行幅員設計。4.1引言設計規那么反映了性能和成品率之間可能是最好的折衷。從設計的觀點出發，設計規那么可以分為三局部： 1〕決定幾何特征和圖形幾何尺寸的規定。 2〕確定掩膜制備和芯片制造中都需要的一組根本圖形單元的強制性要求。 3〕定義設計人員設計時所用的電參數范圍。4.2幅員幾何設計規那么幅員幾何設計規那么可看作是對光刻掩模版制備要求。這些規那么在生產階段為電路設計師和工藝工程師提供了一種必要的信息聯系。與幅員規那么相聯系的主要目標是獲得有最正確成品率的電路，而幾何尺寸那么盡可能地小，又不影響器件電路的可靠性。集成電路的幅員設計規那么通常有多種方法來描述，其中包括以微米分辨率來規定的微米規那么和以特征尺寸為基準的λ規那么。一、工藝層〔Layer〕人們把集成電路幅員設計過程抽象成假設干易于處理的概念性幅員層次，也就是幅員設計中的工藝層，這些層次代表電路轉換成硅芯片時所必需的掩膜圖形。幅員的不同層次可以用不同的形式來區分，例如不同的顏色、不同的線型和不同的填充圖案等。某N阱硅柵工藝的局部工藝層二、幾何設計規那么－規那么介紹N阱層相關的設計規那么及其示意圖P+、N+有源區層相關的設計規那么及其示意圖Poly層相關的設計規那么及其示意圖Contact層相關的設計規那么及其示意圖Metal層相關的設計規那么及其示意圖Pad層相關的設計規那么及其示意圖二、幾何設計規那么－舉例及問題討論當給定電路原理圖設計其幅員時，必須根據所用的工藝設計規那么，時刻注意幅員同一層上以及不同層間的圖形大小及相對位置關系。然而對于幅員設計初學者來說，第一次設計就能全面考慮各種設計規那么是不可能的。為此，需要借助幅員設計工具的在線設計規那么檢查〔DRC〕功能來及時發現存在的問題。參照上述的硅柵工藝設計規那么，一個反相器〔不針對具體的器件尺寸〕對應幅員設計中應該考慮的局部設計規那么如以下圖所示。10283.531.53.52.52.01.51.01.5問題討論：〔1〕阱的間距和間隔的規那么N阱通常是深擴散，必須使N阱邊緣與鄰近的N＋擴散區之間留有足夠的間隙，從而保證N阱邊緣不與P型襯底中的N＋擴散區短接。內部間隙由沿阱周圍的場區氧化層的漸變區所決定。雖然有些工藝允許內部的間隙為零，但“鳥嘴〞效應等問題導致了規那么1.4〔N阱外N阱到N+距離〕的設計要求，這是一種保守的估算。問題討論：〔2〕MOS管的規那么在多晶硅穿過有源區的地方，源和漏擴散區被多晶硅區所掩蔽。因而，源、漏和溝道是自對準于柵極的。重要的是，多晶硅必須完全穿過有源區，否那么制成的MOS管就會被源、漏之間的擴散通路所短路。為確保這一條件得到滿足，多晶硅必須超出擴散區邊界，例如該硅柵工藝中規那么3.4中規定的1.5μm，這常常稱為“柵伸展〞。同時，有源區也必須在多晶硅柵兩邊擴展，這樣才能有擴散區存在，使載流子進入和流出溝道，例如規那么3.5規定的3.0μm就是保持源區和漏區所必需的。問題討論：〔3〕接觸幅員設計中通常需要有多種接觸，例如，金屬和P型擴散區接觸、金屬和N型擴散區接觸、金屬和多晶硅的接觸以及襯底接觸等。根據工藝不同，還有“隱埋〞型多晶硅-擴散區接觸和拼合接觸。通常，制作芯片的襯底被劃分成多個“阱〞區，每個孤立的阱必須利用襯底接觸來接適宜的電源電壓。將兩個或多個金屬和擴散區接觸用金屬連通起來，稱為合并接觸。為了工藝上按比例縮小或幅員編輯的需要，合并接觸采用圖4.9〔a〕所示的別離式接觸結構，而不采用圖4.9〔b〕的合并長孔結構。4.3電學設計規那么與布線電學設計規那么給出的是由具體工藝參數抽象出的器件電學參數，是晶體管級集成電路模擬的依據。與幾何設計規那么一樣，對于不同的工藝和不同的設計要求，電學設計規那么將有所不同。通常，特定工藝會給出電學參數的最小值、典型值和最大值。上述N阱硅柵CMOS工藝的局部電學設計規那么的參數名稱及其意義如表4.8所示。電學設計規那么還為合理選擇幅員布線層提供了依據。集成電路工藝為設計者提供了多層布線的手段，最常用的布線有金屬、多晶硅、硅化物以及擴散區。但這些布線層的電學性能大不相同。隨著器件尺寸的減小，線寬和線間距也在減小，多層布線層之間的介質層也在變薄，這將大大增加走線電阻和耦合電容，特別是開展到深亞微米級和納米之后，與門延遲相比，布線延遲變得越來越不可忽略。因此，幅員布線必須合理選擇布線層，盡可能地防止布線層電學參數的影響。除了選擇合理的布線層外，幅員布線還應該注意以下幾點：1〕電源線和地線應盡可能地防止用擴散區和多晶硅走線，特別是通過較大電流的那局部電源線和地線。集成電路的幅員設計中電源線和地線多采用梳狀走線，防止交叉，或者用多層金屬工藝，提高設計布線的靈活性。2〕禁止在一條金屬走線的長信號線下平行走過另一條用多晶硅或擴散區走線的長信號線。3〕壓焊點離芯片內部圖形的距離應不少于20m，以防止芯片鍵合時，因應力而造成電路損壞。4.4晶體管的幅員設計一、雙極型晶體管的幅員設計1、雙極型集成電路幅員設計的特點雙極型集成電路設計中首先要考慮的問題是元器件之間的隔離。目前常用的隔離方法有PN結隔離和介質隔離，設計者可以根據不同的設計要求，選擇適當的隔離方式。此外，還要注意減小寄生效應如寄生PNP管、寄生電容效應等。注意了這些問題，就可以比較順利地完成幅員設計并制造出合格的電路。根據雙極型晶體管的幅員特點，其幅員設計的一般原那么包括以下幾個方面的內容：1〕劃分隔離區〔島〕2〕幾何對稱設計3〕熱對稱設計4〕圖形尺寸選擇2、雙極型晶體管的圖形設計幅員設計工作決不能脫離工藝實際，離開工藝來談設計是沒有意義的。幅員設計者的任務是在目前工藝許可的條件下，盡可能設計出各種符合要求的晶體管。集成電路中對雙極型晶體管的要求主要是：〔1〕有一定的特征頻率fT；〔2〕滿足要求的開關時間；〔3〕能承受一定的電流；〔4〕具有較低的噪聲系數；〔5〕具有一定的耐壓。在設計電路中的某一管子時，應首先弄清該管在電路中的作用，抓住主要矛盾，設計出符合要求的管子。例如，對于邏輯電路設計，電路的輸出管就應該著重考慮能承受電流，并具有較快的開關速度和較低的飽和壓降；而對反相管那么應著重考慮有較快的開關速度和較高的特征頻率。不同的晶體管圖形在集成電路中所起的作用不同，因此幅員設計中一塊掩模版上往往就有幾種晶體管的圖形。下面首先介紹一般雙極型晶體管的圖形及其各自的特點。1〕一般雙極型晶體管的設計〔1〕單基極條圖形〔2〕雙基極條圖形〔3〕馬蹄形結構

〔4〕梳形結構2〕多發射極晶體管的設計3〕集成電路中的PNP管〔a〕頂視圖〔b〕剖面圖橫向PNP晶體管結構圓形單發射極橫向PNP管襯底PNP管剖面圖二、MOS晶體管的幅員設計與雙極型晶體管的幅員相比，一般MOS晶體管的幅員設計相對簡單些，典型的物理表示法包括了兩個矩形。NMOS晶體管的幅員PMOS晶體管的幅員1〕大尺寸MOS管的幅員設計實際電路中，有時需要的MOS管寬度可能是幾百甚至上千微米，而工藝提供的模型參數那么規定了器件的尺寸范圍的。為了實現大尺寸的MOS晶體管，在電路圖中通過采用并聯接法的一組MOS管來實現。這些MOS管工作時等效于一個溝道寬度較大的MOS管，其溝道寬度等于所有單個MOS管溝道寬度的總和。大尺寸MOS管的幅員一般也采用并聯結構，或稱作梳狀柵結構，并且相鄰的MOS管共用源區或漏區。這種幅員并聯結構不但減小了幅員面積而且減小了源端和漏端的耗盡層電容.4叉指MOS管3叉指MOS管折疊式梳狀柵MOS管幅員示意對于大尺寸器件還可以采用折疊的方式以減小一維方向上的尺寸。2〕器件的失配問題

〔a〕電路圖〔b〕管子方向不對稱

〔c〕垂直對稱水平柵極〔d〕垂直對稱垂直柵極MOS差分對管的幅員分布形式

〔a〕離子注入方向性〔b〕形成的不對稱源漏結構傾角引起的注入陰影

〔a〕簡單布局〔b〕同心布局兩個叉指的差分對管版圖總之，與分立元件電路設計相比，集成電路設計的一個顯著特點在于：設計者能夠充分利用集成電路特點，通過改變晶體管等元器件的圖形結構和幾何尺寸，設計出最合理的晶體管來滿足整體電路的要求。但這要求設計者在設計幅員前，首先要搞清楚電路中各個晶體管的作用，再決定采用哪種圖形的晶體管。設計時，既要考慮工作電流、特征頻率、最高振蕩頻率以及噪聲等電學參數，又要兼顧光刻精度、套準精度等工藝水平，以及占用面積、電路成品率等因素。4.5九天軟件下的幅員編輯九天〔Zeni〕系統軟件為IC設計者提供了交互式幅員設計環境。交互式幅員設計是指利用集成電路CAD幅員編輯工具，通過人工參與的方式完成的電路幅員設計。由于使用了交互式環境，設計者可以根據所設計電路的各種性能要求，對圖形反復進行布置和連線，到達較佳的布局效果，從而最大限度地利用芯片面積、提高成品率，因而廣泛應用于全定制集成電路的幅員設計中。一、幅員設計前的準備通常，集成電路制造廠為設計者提供了特定工藝的數據包，或稱作工藝設計套件〔PDK：ProcessDesignKits〕。設計套件主要包括了該工藝條件下的一組文件：用于定義幅員工藝層信息的工藝文件；用于幅員驗證的各種驗證文件；用于電路仿真的器件模型文件；集成電路幅員設計是以工藝為根底的，因此幅員設計前要根據工藝提供的信息做好準備工作。1〕建立工藝文件首先要建立幅員的工藝文件，確定該工藝幅員的工藝層信息，例如對應各層掩膜版的層號、工藝層名稱，各層的圖案和顏色，以及用于幅員器件提取的標識層的名稱、圖案以及顏色等。工藝文件中最重要的就是每層的層號〔Level或Number〕。同一個工藝，其工藝層的顏色、圖案甚至名稱可以改變，但每層的層號卻是唯一的。建立工藝文件界面示意圖2〕建立幅員數據庫Zeni4DM集成環境下，通過NewLibrary〔新建庫命令〕建立新的數據庫。3〕設置全局參數在新建的幅員庫中開始編輯一個幅員單元時，往往需要首先設置好幅員設計所必須的一些全局參數，如幅員的最大、最小顯示格點，命令菜單對話框的彈出方式等。其中，幅員設計的最小尺寸或分辨率設置應該根據使用工藝能到達的分辨來合理設置。對于深亞微米的幅員設計，幅員分辨率設置與制造工藝分辨率的不一致，有可能引起整個電路失效。因此，幅員設計前要了解工藝水平，合理設置幅員格點和尺寸分辨率。二、層次化的幅員設計隨著集成電路電路復雜性和集成度的日益增加，即使是一個很有經驗的幅員設計師，要直接對整個芯片進行交互幅員設計也是非常困難的，有時甚至是不可能的。因而，在實際利用交互式幅員設計方法時，往往采用層次式設計方法：將整個芯片幅員劃分成假設干塊(一般按功能劃分)；先對每—塊進行幅員設計，每一塊設計完成之后可作為宏模塊；然后在此根底上通過調用宏模塊進行高一級的交互式設計，直至整個芯片幅員的完成。層次化幅員設計方法的好處是：底層單元的任何改動，都會通過層級關系，自動地將改動傳遞到使用該子單元的更高層級單元中；由于可以使用輪廓圖顯示，加快了幅員顯示刷新的速度。

不可取的多個接觸單元幅員設計方法－屢次使用復制命令層次化設計例如用輪廓圖顯示的多個接觸單元幅員三、全定制幅員設計以設計一個CMOS反相器的幅員為例，說明全定制集成電路幅員設計的過程。1〕新建幅員數據庫，指定設計采用的工藝文件2〕為層次化幅員設計建立一些常用子單元：

a〕創立新單元nco，該單元規定N+有源層與金屬層的連接；

b〕創立新單元pco，該單元規定P+有源層與金屬層的連接；

c〕創立新單元plco，該單元規定多晶硅層與金屬層的連接。常用子單元幅員3〕新建幅員單元inv。在inv幅員單元編輯窗口中，畫PMOS管幅員：a〕選擇poly層，使用Path命令，畫出柵長為4μm的柵極；b〕選擇pdiff層，使用Rectangle命令，畫出寬為10μm的P管源漏區；c〕選擇CreateInstance命令，調用一個2行1列的pco子單元兩次，完成P管有源區與金屬層的連接。d〕選擇nwell層，畫P管襯底。PMOS管幅員4〕選擇metal層，畫反相器的正電源電壓線并標識為VDD；畫P管源極和襯底與電源線VDD的連接。調用nco單元作為N阱與金屬層的連接，即PMOS管襯底接電源。5〕畫NMOS管幅員6〕畫NMOS管源極和襯底與地線GND的連接，并畫出反相器的輸入、輸出引線。四、幅員數據與工藝制造最終設計好的集成電路幅員數據要轉換成集成電路制造廠能夠讀懂的數據格式。目前，工業標準的數據格式主要有GDSII數據流格式和CIF中間格式。與CIF相比，GDSII更為普遍，幾乎所有的集成電路幅員設計工具都能讀寫GDSII。GDSII文件包含了幅員的所有信息，包括庫和所有的單元，保存了設計中的層次結構和工藝層信息。GDS數據導入對話框GDS數據導出對話框雖然一個完整的集成電路從前端的電路設計、仿真驗證到后端的幅員設計、驗證都是依據晶圓廠提供的相應工藝模型參數和幅員設計文件進行的。然而，當設計者將導出的GDSII標準幅員數據交付工藝制造廠加工制造時，設計者和晶圓廠還需要進行最后的工藝信息認證。也就是說，除了GDS數據文件之外，還需要一些信息表。4.6九天軟件下的幅員驗證上述反相器幅員中只標注了局部幾何設計規那么，其實同一層次以及不同層次間的設計規那么要考慮上下、左右各個方向，因此，即使十分熟悉這些幾何規那么也難免會有疏忽，尤其對于幅員設計初學者來說，一次幅員設計就能夠全面考慮到所有規那么是十分困難的。而且，除了需要考慮幾何設計規那么外，還要檢查幅員的連接關系是否與電路圖一致，因此，借助計算機輔助設計工具進行全面的幅員驗證是十分必要的。一、幅員驗證概述幅員驗證的任務是檢查幅員中可能存在的各種錯誤，這些錯誤可以分成如下三類。1〕違犯幾何設計規那么的錯誤2〕電路連接性錯誤3〕電學性能上的錯誤

二、幅員驗證文件幅員驗證的前提就是要有為特定工藝編寫的驗證文件。編寫驗證命令文件是進行幅員驗證不可缺少的局部，命令文件是否完備直接影響到幅員驗證的質量。所謂命令文件是指一組用UNIX文本編輯器〔TextEditor〕編寫的ASCII文件，用于識別設計中的各層及要執行的檢查操作，一般由描述塊