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文檔簡介
可預(yù)置串行序列信號發(fā)生器設(shè)計與實現(xiàn)進一步了解時序電路描述方法
二.重點和難點
VHDL語言中時序設(shè)計根底
VHDL語言中同步時序設(shè)計
三.設(shè)備器材
穩(wěn)壓電源,萬用表,示波器,計算機試驗板一塊,Quartus2,Synplify8.1
四.源程序
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
useieee.std_logic_arith.all;
entityproduceis
port(
clk:instd_logic;——定義時鐘變量sw:instd_logic_vector(7downto0);——定義輸入變量
ld5,ld8:outstd_logic——定義輸出變量
);
end;
architectureproduce_archofproduceis
signalt:integerrange0to9;
signalk:std_logic;——定義敏感變量
beginbegin
if(bnt2=”1”)thent=0;
elsif(bnt1=”1”)thent=1;elsif(clk”eventandclk=”1”)thenelsif(t=
9)thent=9;
elsif(t0)thent=t+1;——確定時鐘周期,即時序脈沖的長度
endif;
casetis
when0=null;
when1=ld5=sw
(7);
when2=ld5=sw
(6);
when3=ld5=sw
(5);
when4=ld5=sw
(4);
when5=ld5=sw
(3);
when6=ld5=sw
(2);
when7=ld5=sw
(1);
when8=ld5=sw(0);
when9=ld5=k;
whenothers=null;——時序信號賦值
endcase;
endif;
endprocess;
ld8=clk;
end;
五.思索題:
[預(yù)習(xí)思索題]
1)怎樣在本次設(shè)計里面表達出頂層設(shè)計和底層設(shè)計(解釋一下你
的功能劃分和端口定義)?
clk:時鐘輸入;
btn1:異步掌握輸入,掌握序列脈沖發(fā)生的開頭
btn2:異步掌握輸入,異步復(fù)位;
Sw:脈沖輸入信號,完成序列脈沖的預(yù)制
ld5:脈沖輸出與奇偶校驗結(jié)果輸出
Ld8:時鐘信號輸出;k:信號敏感中間變量;
t:敏感信號變量,確定輸出序列長度
2)怎樣保證第一位數(shù)據(jù)的輸出時間與其他數(shù)據(jù)位的輸出時間相
等?
答:采納同步上升沿的信號輸入掌握。
六、試驗內(nèi)容:
用VHDL描述一個8位同步并行預(yù)置,串行輸出帶奇偶校驗位的
序列信號發(fā)生器,完成編譯、仿真和下載。
要求:
1)輸入用8個撥碼開關(guān)SW1~SW8預(yù)置要移位的數(shù),最高位為
SW1,最低位為SW8
2)用按鍵BTN1作為預(yù)置并開頭按鍵
3)用按鍵BTN2作為系統(tǒng)復(fù)位鍵
4)輸入時鐘選擇LOW
5)用發(fā)光二極管LD8顯示輸入的時鐘信號,利用這個發(fā)光二極
管調(diào)整輸入時鐘的頻率為0.5Hz左右,即亮1秒,滅1秒
6)用發(fā)光二極管LD5顯示輸出的序列信號,要求先輸出最高位,
最終停留在奇偶校驗位上
7)按下開頭鍵后依次顯示撥碼開關(guān)的各位數(shù),最終顯示奇偶校驗
結(jié)果
8)前八個數(shù)據(jù)位每個輸出位都要保持一樣的時間,最終顯示保持
在校驗位上。特殊要留意第一位數(shù)據(jù)的輸出時間。
七、試驗步驟
1、編寫源程序并進展編譯調(diào)試檢查仿真規(guī)律電路圖。
2、編輯輸入電平形式,觀看時序仿真波形圖,檢查輸出電平與輸入電平之間的關(guān)系是否滿意電路要求。
3、檢查無誤后下載電路,按規(guī)定輸入適宜二進制數(shù)碼,檢驗數(shù)碼管是否輸出正確數(shù)碼。
八、試驗問題與分析解答
1、試驗中發(fā)覺在其次次預(yù)制的信號開頭前奇偶校驗結(jié)果無法保持。
分析:源程序中奇偶校驗輸出的賦值語句位置不恰當。
解決:修改源程序,將奇偶校驗輸出的賦值語句加在輸入開頭的掌握脈沖高電平降臨時。
九、試驗總結(jié)與結(jié)論
總結(jié):本次試驗是一個比擬綜合性的試驗,主要是以時序規(guī)律的設(shè)計為主,要求電路在不同的時段,輸出的不同的量。既練
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