一種一種多通道聲波測井數據采集模塊的設計

隨著石油開采技術的發展，石油地質工作者對含油氣層的勘探提出了新的要求。因此，井檢儀器不斷增加了儀器的時間和空間采樣效率，滿足了這一要求，超聲波井監控器的發展充分體現了這一發展趨勢。聲波測井從最初的兩個接收器發展為四個,此后再發展為8個,直至近年來聲波儀器甚至在周向上分辨能力也得到極大的提高,出現了8*4等大規模的接收陣列。由于接收陣列規模的上升,聲波信號分時模擬上傳的方式已經無法滿足要求,隨著遙測數據傳輸的發展,大數據量(最新型遙測數據傳輸率已經能夠實現1Mbps)的數字信號傳輸已經成為可能,因此,設計多通道的聲波測井井下數據采集電路顯得十分必要。本文所涉及的多通道聲波測井井下數據采集模塊就是為了滿足這一需求而設計的模塊化的16通道聲波信號高速數據采集模塊。模塊具有接口簡單、控制方便、信號采集動態范圍大和可擴展能力強的優點。經過測試,在采用增加一片主控模塊協調兩個該采集模塊同時工作的情況下(能夠實現32通道的采集),能夠實現對8*4陣列的正交偶極子聲波測井儀器數據采集的要求。不過,在此情況下儀器對遙測要求較高。若對每道采用25kHz或50kHz的采樣率,每個采樣點選用16位的精度,每道采集512個點,采用3次/s的發射速率情況下采用數據壓縮算法,要求遙測傳輸速率至少為550kbps。1ad采集控制模塊設計目前聲波測井的發射頻率主要集中于1～14kHz此外,由于測井聲波信號具有較大的測量動態范圍(>120dB)。因此,需要較高的AD量化精度(12～16位)該芯片為8通道24位高精度Δ-Σ型ADC,每通道支持的最大采樣速率為216ksps。該芯片內部集成了時鐘發生器,具有內部基準源,支持主、從兩種模式。在主模式時,芯片在輸入的主時鐘或由內部振蕩器產生的時鐘的同步下,將自動進行采集,并將采集到的信號在芯片內部產生的幀同步Fs和串行時鐘SCLK的同步下輸出;而在從模式時,則將根據輸入的主時鐘及Fs的同步下進行采集,在SCLK的同步下將采集到的信號串行輸出。該AD采集通道多,轉換速率快,在數字接口上采用串行接口,同時支持5V或3.3V邏輯模塊在電路總體上采用了常用的數據采集模型,從前端至輸出共分為:通道放大與高通濾波、程控增益放大與低通濾波、AD采集、采集控制與數據存儲及數字處理等5大主要子模塊。出于模塊化的考慮,模塊未將前置放大納入。子模塊間關系圖見圖1。圖中,通道放大與高通濾波子模塊增益為25倍,濾波截止頻率為100Hz;程控增益放大與低通濾波子模塊的程控增益檔位分別為1、10、100、1000倍,低通濾波截止頻率約為20kHz。控制邏輯與數據緩沖子模塊由一片Lattice公司的MachXO系列的FPGA-LCMXO1200實現,該FPGA為基于片內FLASH架構的非易失性FPGA,內部集成有1200個LUT單元(內嵌9.2kBSRAM塊,該RAM塊可靈活地配置成FIFO或雙端口RAM使用)、6.25kB分布式RAM和1個PLLRAM子模塊主要實現采集數據的暫存及充當DSP的臨時數據工作區的功能,模塊選用了一片CY7C1041。該芯片為256k字容量。DSP子模塊主要實現數據采集控制的協調、采集數據的實時處理以及采集數據的轉發功能。該模塊采用了一片TI公司的TMS32LF2407A芯片。該芯片是TI公司在TMS320系列DSP的基礎上,專為面向控制而設計的16位定點DSP。除了具有一般DSP的改進的哈佛結構、多總線結構和流水線結構等優點外,它還采用高性能靜態CMOS技術,電壓從5V降為3.3V,減少了功耗。并且指令執行速度提高到40MIPS,大部分指令都可以在25ns的單周期內完成。片內集成32kFLASH、2k單訪問RAM、串行外設接口(SPl)、串行通信接口(SCl)、兩個事件管理模塊、16通道雙10位A/D轉換器和CAN控制器模塊2地址空間映射邏輯塊邏輯主控及數據緩沖子模塊由一片非易失性FPGA實現,主要實現局部地址空間的映射,CS5368的控制邏輯、采集數據的串并轉換與緩沖功能。內部結構見圖2。它主要由時鐘管理與分配邏輯、地址譯碼與地址空間映射邏輯、時鐘控制寄存器、AD控制寄存器、8位串并轉換器0與1、16位緩沖寄存器、512*18位FIFO、采集控制邏輯、DSP接口與內復位邏輯及采集啟動邏輯組成。其中時鐘管理與分配邏輯功能塊主要對FPGA內部及AD的時鐘進行管理,并將局部總線40MHz的時鐘或24MHz的時鐘進行分頻,并將產生的時鐘在時鐘控制寄存器的控制下進行分配。地址譯碼與地址空間映射邏輯塊主要實現對局部總線上的地址進行譯碼,并將RAM進行分頁分塊管理。模塊中的DSP有程序、數據與IO三種空間,每種地址空間均為16位。模塊中的RAM為256k字的存儲器,設計中,將RAM劃分為8個大小為32k數據頁,其中頁面0和1映射于DSP的程序空間,用于DSP調試仿真使用。頁面6和7映射于DSP的IO空間,其余頁面通過空間擴展的方式均映射于DSP的數據空間內用于采集數據的轉儲及臨時處理數據的存儲。時鐘控制寄存器主要用于時鐘源的選擇與分頻選擇,主要用于AD主時鐘MCLK的輸入控制;AD控制寄存器則對AD模塊進行端口控制,用于控制AD的工作模式,分頻模式、倍速模式及AD的軟復位。16位緩沖寄存器主要是將串并轉換后的數據進行緩沖,位寬為16位,其中低8位存儲AD0的數據,高8位存儲AD1的數據。8位串并轉換模塊則在SCLK的上升沿同步下,經采集控制邏輯的控制對AD0與AD1串行輸出的數據以8位的寬度進行串并轉換,在采集轉換完畢后的SCLK的下降沿將移位完畢的數據鎖存。FIFO塊主要是完成數據的緩存功能,主要由FPGA內部的嵌入式RAM塊構成。采集控制邏輯主要完成數據串并轉換、緩沖寄存器與FIFO之間工作的協調功能。DSP接口與內復位邏輯塊主要是完成DSP的中斷申請產生、IO讀取等待邏輯的產生及FPGA內部的復位功能。采集啟動邏輯塊主要是根據上位機發來的Trig觸發信號,在Trig信號的下降沿啟動AD采集。3采樣點分辨率的確定采集模塊的DSP子模塊基本采集流程見圖3。流程中的軟件增益調整處理實質就是將小信號進行移位處理。由于選用的AD具有24位的分辨率,在本設計中選用了12位的AD精度,若單純采用截取高12位則所有數據的絕對精度具有一致性,但是對于小信號則存在相對精度差的問題,因此,設計中采用:對信號若最高位為0則左移直至信號最高位不為0,然后截取高12位作為當前采樣點的有效數據,將移位計數(4位)與12位的采集數據有效數據進行組合成1個16位字,進行數據上傳。4采樣點轉換模塊設計的井下數據高速采集模塊具有以下特點:最大支持16路的采集通道,各通道從放大至AD轉換為完全獨立通道;模塊可以通過編程選擇的方式選擇AD采樣頻率分別為9.76kHz、13.02kHz、19.5kHz、26.04kHz、39.06kHz、52.08kHz、78.125kHz、