1ppt課件測得的器件比率相對于預期比率的偏離比如一對10kΩ的電阻，制作后，測得為12.47kΩ和12.34kΩ。兩電阻的比率為1.0105，比預期比率略大1%，這對電阻表現出1%的失配。2ppt課件面變化兩個電容匹配

匹配電容的較小者對失配起主要作用，避免使用大的電容比率3ppt課件工藝隨機變化

面變化隨機失配和電阻平方根成反比隨機失配和電阻寬度成反比適當增加電阻寬度，使用串并聯100kΩ和10kΩ的匹配10kΩ由20kΩ的電阻并聯，失配可降低1/2兩個等值等寬度匹配電阻的情況4ppt課件2、工藝偏差電阻寬度的選擇：設寬度為2um和4um的電阻：若多晶硅刻蝕造成ΔW=0.1um，則實際寬度比為(2.1)/(4.1)=0.512，造成2.4%的失配。因此，匹配電阻采用相同寬度消除工藝誤差

5ppt課件電阻長度的選擇：設長度為20um和40um的電阻若多晶硅刻蝕造成ΔL=0.2um，則實際長度比為(20.2)/(40.2)=0.503，造成0.5%的失配。因此，把匹配電阻分成相同尺寸的電阻段消除工藝誤差

2、工藝偏差分成2段，則實際長度比為(20.2)/(20.2+20.2)=0.56ppt課件如果方塊電阻小，導線電阻、通孔電阻不可忽略增加單段電阻的大小降低通孔電阻的影響增加通孔在跳線上插入通孔對7ppt課件精確匹配電容也受到寄生電容的影響例如10kA的絕緣層上的金屬，導線電容率為0.035fF/um2,1um寬，200um長金屬產生7fF電容，是1pF電容的7%。通過增加導線長度增加電容匹配8ppt課件多晶電阻由刻蝕多晶形成，刻蝕速率取決于多晶硅開孔的大小，越大刻蝕劑進入多，速度越快，大開孔邊緣處刻蝕更嚴重，使得距離很遠的多晶硅圖形比近距離的圖形寬度小。中間電阻寬度更大一點。9ppt課件增加虛擬dummy電阻，虛擬電阻間距相同，可以很窄，不連接或者接地（消除電荷積聚）10ppt課件多晶硅電容類似，將虛擬電容放置在電容周圍，11ppt課件5光刻效應光的干涉和衍射，造成線寬的變化和窄圖形的變化，對1um以上沒有影響，所以匹配器件不能采用亞微米尺寸；增加虛擬單元可以避免光刻膠的顯影速率的變化12ppt課件如擴散電阻，相鄰擴散區的尾部交叉，N和P型彼此削弱，相同則增強，使邊緣的電阻和中間的電阻值略不同。在兩端加入虛擬電阻，并具有相同寬度，可以保證摻雜分布均勻。13ppt課件金屬走線一般不應該大范圍的從電阻上方跨過：在金屬化系統的淀積和刻蝕過程會引入氫，氫通過消除晶粒間界的懸掛鍵和氫補償能夠影響多晶硅電阻的阻值。若金屬走線在電阻上方跨過，各電阻段上的金屬覆蓋量不同會導致金屬化誘發失配。需要精確匹配的器件之間的縫隙不應該用來走線

14ppt課件應力會引起硅電阻率變化，金屬和陶瓷封裝應力最小，但成本高硅和環氧樹脂的熱膨脹系數相差10倍，隨著器件冷卻產生應力15ppt課件壓阻效應16ppt課件應力梯度17ppt課件失配為：減小壓阻系數，選擇低應力材料減少壓力梯度，減小電阻質心間距質心18ppt課件

匹配器件分成幾個相同的部分，擺放成對稱結構，器件的質心位于穿過陣列的對稱軸的交叉點19ppt課件ABA結構2:1：ABAB，因為質心不完全對準，質心間距使得器件易受應力誘發失配的影響。20ppt課件確定公因子，10kΩ和25kΩ，最大公因子5kΩ，可以分成7個5kΩ的電阻段。21ppt課件電阻方塊不小于5個，10個以上最好；把分段串聯或并聯；選擇合適叉指結構；22ppt課件各個電阻分成相同的段TwoinseriesTwoinparallelFourinparallel23ppt課件一致性：匹配器件的質心盡量一致對稱性陣列的排布應關于X軸Y軸對稱分散性：陣列應具有最大可能的分散性，器件的各段應均勻分布在陣列中緊湊型：應盡可能緊湊，最好是正方形24ppt課件二維對稱軸，更好地消除梯度作用稱之為交叉耦合對，電阻很少排列成交叉耦合對，電容、MOS管經常采用25ppt課件由于電阻的溫度系數，設溫度系數是2500ppm/C，則兩電阻相差一度，則失配0.25%特別是有功率器件時越遠離功率器件，熱梯度越小26ppt課件熱分布的對稱軸取決于功率器件的位置和方向器件應該置于芯片的的軸上產生對稱的熱分布，盡可能遠離匹配器件，傾向于中央，27ppt課件28ppt課件只要兩種材料接觸，就會形成接觸電勢差，半導體金屬的接觸電勢差受溫度強烈影響，如果接觸發生在不同的溫度，電阻兩端表現為電勢差。1℃將產生0.4mV電勢差分成偶數段一半一個方向29ppt課件30ppt課件靜電場會引起載流子的耗盡和積累，電阻容易受到電壓調制的影響，電容受周圍電場耦合會引起電容值變化靜電場也能把噪聲耦合到匹配電阻和電容陣列的高阻節點。31ppt課件擴散電阻可能隨著隔離島和電阻體區電壓差的變化而變化保持隔離島-體區的電壓差相同，即可消除失配，如果電阻等值，偏壓相同，就放置在同一隔離島內。采用方塊電阻較小的電阻，電壓調制也較小多晶電阻無隔離島32ppt課件不連接匹配電阻的走線不能從電阻上穿過，不僅耦合噪聲，而導線和電阻間的電場會調制電阻的電導率，如2kΩ/■的HSR電阻第一層金屬可產生0.1%V的電導調制，33ppt課件電導調制的因素（1）導線和下面電阻的電壓差（2）氧化層厚度和交疊面積34ppt課件屏蔽層插在金屬和電阻之間屏蔽層接地，屏蔽層的衰減作用隨頻率增高而降低，35ppt課件電阻陣列中電阻壓差很小可以采用公共屏蔽層;如果方塊電阻大，電壓差超過幾V，要單獨屏蔽36ppt課件襯底也會注入噪聲，可以在器件下面放置阱，接交流地，VDD37ppt課件1低度匹配±1%的失配，6到7位分辨率，一般模擬應用，如電流鏡。2中度匹配±0.1%的失配，9到10位的分辨率，帶隙基準源，運算放大器比較器的輸入級。3精確匹配±0.01%的失配，9到10位的分辨率，精密A/D，D/A轉換器，電容比電阻容易實現。低匹配比較容易，叉指結構可實現中等匹配精確匹配很難實現38ppt課件1.匹配電阻用同一種材料構成工藝、溫度2.匹配電阻寬度相同系統失配，不同寬度可通過串并聯實現3.電阻足夠大隨機失配和面積平方根成反比，小電阻是失配的主要來源，可并聯實現小電阻4.匹配電阻足夠寬低度匹配，寬度為最小寬度的150%，中度為200%，精確匹配為400%。39ppt課件5.盡量使用相同的電阻圖形具有相同長度和寬度，否則易產生±1%以上的失配。6.沿同一方向擺放匹配電阻電阻一般水平或垂直擺放7.匹配電阻臨近擺放失配隨間距增加而增加，精確匹配應采用叉指結構8.陣列電阻采用叉指結構陣列化電阻采用叉指結構，產生共質心結構，寬長比不大于3:1，電阻段長是寬的10倍以上40ppt課件9.在電阻陣列兩端增加虛擬器件把虛擬電阻接到低噪聲的低阻節點10.避免電阻段太短精確匹配電阻段方塊數不小于5，多晶電阻總長度不小于50um11.消除熱電效應，偶數對12.匹配電阻放在低應力區域避免放在芯片四個角，高應力區域41ppt課件13匹配電阻遠離功率器件功耗大于50mW為功率器件，精確匹配電阻放在主功率器件的對稱軸上，距離不能小于200um14精確匹配電阻沿芯片對稱軸擺放15.若擴散電阻，考慮隔離島調制盡量使用多晶硅電阻16.分段電阻好于折疊電阻低度匹配電阻可使用折疊電阻42ppt課件20.避免匹配電阻上的無關走線不與電阻連接的導線不要排布在電阻上方，以避免引入應力誘發失配和氫化作用，消除噪聲耦合，除非靜電屏蔽層，尤其注意高速數字信號線21避免匹配電阻功耗過大匹配電阻的功耗會產生熱梯度，精確匹配電阻，功耗大于1—2uW/um2，窄電阻上的大電流會速度飽和和非線性43ppt課件17.優先采用多晶硅電阻多晶硅電阻比擴散電阻窄很多，較小的寬度失配不會增加18.淀積電阻放在場氧之上淀積電阻包括多晶穿過場氧階梯時，變化增加，不應穿過氧化層階梯或表面不連續處19.考慮采用場板和靜電屏蔽精確匹配電阻可在其上面放上靜電屏蔽層44ppt課件結電容精度低，氧化層電容精度高1.匹配電容圖形相同保持相同尺寸，如果兩電容尺寸不同，由小的單位電容并聯而成，單位電容不能串聯，2.精確匹配電容應采用正方形周長面積比越小越好，最好取正方形3.匹配電容大小適當CMOS工藝中，正方形電容最佳尺寸在20-50um之間45ppt課件4.匹配電容相鄰擺放構成寬長比盡可能小的矩形陣列5.匹配電容置于場氧化層上氧化層表面不連續會引起電介質發生變化，應遠離溝槽和擴散區邊緣6.匹配電容上極板接高阻節點電路的高阻節點連接電容的上極板，比連接到下極板的寄生電容小，如果襯底噪聲嚴重，在電容下極板增加阱，連接干凈的模擬電壓，作為靜電屏蔽層。46ppt課件7.陣列外圍增加虛擬電容虛擬電容可以屏蔽橫向靜電場，消除刻蝕速率，無需相同寬度，虛擬電容的兩極板連在一起防止靜電積聚8.對匹配電容進行靜電屏蔽9.交叉耦合電容陣列通過交叉耦合減小氧化層梯度、應力梯度和熱梯度影響，質心必須對準。47ppt課件10.考慮與電容相連的導線電容每個單位電容最小寬度的導線連接上極板，保持每個電容的導線電容相等。11.不要在沒有進行靜電屏蔽