數字電子技術基礎_華中科技大學中國大學mooc課后章節答案期末考試題庫2023年計算CMOS邏輯門的扇出數時，只使用靜態的輸入電流和輸出電流計算。

參考答案:

錯誤

某時序電路的狀態轉換圖如圖所示，若輸入序列X=110101（從最左邊的位依次輸入）時，設起始狀態為【圖片】，則輸出序列為。【圖片】

參考答案:

101101

JK觸發器有使輸出不確定的輸入條件。

參考答案:

錯誤

所有觸發器的建立時間都不為零。

參考答案:

正確

由或非門構成的基本SR鎖存器在S=1、R=0時，將使鎖存器進入置位狀態。

參考答案:

正確

鎖存器和觸發器都屬于雙穩態電路，它們存在兩個穩定狀態，從而可存儲、記憶1位二進制數據。對嗎？

參考答案:

正確

CMOS門電路的特點：靜態功耗；而動態功耗隨著工作頻率的提高而；輸入電阻；抗干擾能力比TTL。

參考答案:

極低；增加；很大；高

74LVC系列CMOS與非門在+3.3V電源工作時，輸入端在以下哪些接法下屬于邏輯0（74LVC系列輸出和輸入低電平的標準電壓值為【圖片】）？

參考答案:

輸入端接低于0.8V的電源_輸入端接同類與非門的輸出低電平0.2V_輸入端接地_輸入端到地之間接10k?的電阻

下列哪些CMOS門可以將輸出端并接使用？

參考答案:

漏極開路（OD）輸出_三態（TS）輸出

根據最簡二進制狀態表確定輸出函數表達式時，與所選觸發器的類型無關。

參考答案:

正確

下圖各個CMOS電路中，VIL、VIH分別為輸入低、高電平。指出輸出高電平的電路有。

參考答案:

_

傳輸延遲時間是表征門電路開關速度的參數，它說明門電路在輸入脈沖波形的作用下，其輸出波形相對于輸入波形延遲了多長時間，其數值與電源電壓VDD及負載電容的大小有關。

參考答案:

正確

按照制造門電路晶體管的不同，集成門電路分為MOS型、雙極型和混合型。對嗎？

參考答案:

正確

下圖中，A、B為某邏輯電路的輸入波形，Y為輸出波形，則該邏輯電路為。【圖片】

參考答案:

或非門

一個十六路數據選擇器，其地址輸入（選擇控制端輸入）端有_______個。

參考答案:

4

下列電路中，屬于組合邏輯電路的是__________。

參考答案:

譯碼器

組合邏輯電路中的競爭冒險是由______引起的。

參考答案:

門電路的延時

在PLD器件的結構圖中，在陣列的橫線與豎線的交叉點上畫“x”，表示橫線與豎線是。

參考答案:

編程連通的

PLA是指。

參考答案:

可編程邏輯陣列

FPGA是指。

參考答案:

現場可編程門陣列

PAL具有固定連接的陣列和可編程的陣列。

參考答案:

或，與

GAL的與陣列，或陣列。

參考答案:

可編程，固定

若某CPLD中的邏輯塊有36個輸入（不含全局時鐘、全局使能控制等），16個宏單元。理論上，該邏輯塊可以實現個邏輯函數，每個邏輯函數最多可有個變量。

參考答案:

16,36

以下可編程邏輯器件中，集成密度最高的是。

參考答案:

FPGA

在系統可編程是指：對位于的可編程邏輯器件進行編程。

參考答案:

用戶電路板

如圖所示電路中，Y(A,B,C)的最小項表達式是（）【圖片】

參考答案:

Y=m(5,6,7)

指出下圖所示電路中，能正常工作的有。

參考答案:

__

一位8421BCD碼譯碼器的數據輸入線與譯碼輸出線的組合是。

參考答案:

4:10

設計一個對1000個符號進行二進制編碼，則至少要位二進制數碼。

參考答案:

10

設計一個裁判表決電路。裁判組由三個人組成：主裁判A、副裁判B和C。在判定一次比賽的結果時必須按照如下原則：只有當兩個或兩個以上裁判支持，并且其中有一個為主裁判時，比賽結果的裁決才有效。令A、B、C為1表示支持，為0表示反對。裁決Y為1表示有效，為0表示無效。下列表達式中能夠實現該電路功能的是。

參考答案:

Y=AB+AC

利用施密特觸發器對信號進行整形時，將保持源信號的周期不變。對嗎？

參考答案:

正確

施密特觸發器的正向閾值電壓一定大于負向閾值電壓。對嗎？

參考答案:

正確

74LS121是可重復觸發單穩態觸發器。對嗎？

參考答案:

錯誤

或非門構成的單穩態觸發器電路如下，該單穩態觸發器是可重復觸發單穩態觸發器。【圖片】

參考答案:

錯誤

由施密特觸發器構成的多諧振蕩器，其振蕩周期與因素相關

參考答案:

與RC、正向閾值電壓、負向閾值電壓以及電源電壓相關

一多諧振蕩器電路如下，其振蕩周期約為。【圖片】

參考答案:

1.4RC

一單穩態觸發器消除噪聲電路如下圖，要求該單穩態觸發器的暫穩態時間。【圖片】

參考答案:

大于噪聲脈寬，且小于信號脈寬

集成單穩態觸發器74LS121電路結構如下圖，該觸發器的輸入端中個為正脈沖觸發信號。【圖片】

參考答案:

B

集成單穩態觸發器74LS121電路結構如下圖，該觸發器的輸出【圖片】端穩態為。【圖片】

參考答案:

1

或非門構成的單穩態觸發器電路如下，該單穩態觸發器的暫穩態維持時間為。【圖片】

參考答案:

0.7RC

或非門構成的單穩態觸發器電路如下，該單穩態觸發器的觸發信號是。【圖片】

參考答案:

正脈沖

或非門構成的單穩態觸發器電路如下，該單穩態觸發器的穩態是。【圖片】

參考答案:

0

FPGA是一種可編程的大規模集成電路。

參考答案:

正確

當七段顯示譯碼器的七個輸出端狀態為abcdefg=0011111時（高電平有效），譯碼器輸入狀態（8421BCD碼）應為____________。

參考答案:

0110

函數【圖片】，當變量的取值為。將不出現冒險現象。

參考答案:

B=C=0

門的輸入端個數稱為門的扇入數。門電路正常工作情況下，帶同類門電路的最大數量稱為門的扇出數。對嗎？

參考答案:

正確

設計一個4輸入的二進制碼奇校驗電路，需要個異或門。

參考答案:

3

用3-8線譯碼器74HC138可以構成6-64線譯碼器，需要片74HC138。

參考答案:

9

多路數據分配器可以直接由來實現。

參考答案:

譯碼器

用兩片4位比較器74HC85串聯接成8位數值比較器時，低位片中的【圖片】、【圖片】、【圖片】所接的電平應為。

參考答案:

001

實現兩個一位二進制數相加的電路叫全加器。對嗎？

參考答案:

錯誤

實現兩個一位二進制數和來自低位的進位相加的電路叫全加器。對嗎？

參考答案:

正確

組合邏輯電路通常由邏輯門和觸發器組合而成。對嗎？

參考答案:

錯誤

普通編碼器的2個或2個以上的輸入同時為有效信號時，輸出將出現錯誤編碼。對嗎？

參考答案:

正確

當2個或2個以上的輸入同時為有效信號時，優先編碼器將只對優先級別高的輸入進行編碼。對嗎？

參考答案:

正確

串行進位加法器的缺點是運算速度慢，優點是電路結構簡單。超前進位加法器的優點是運算速度快，缺點是電路結構復雜。對嗎？

參考答案:

正確

當一個邏輯門的兩個輸入端的信號同時向相反方向變化，而變化的時間有差異的現象，稱為競爭。由競爭而可能產生輸出干擾毛刺的現象稱為冒險。對嗎？

參考答案:

正確

常用的消除組合邏輯電路中競爭冒險的方法有三種：發現并消除可能出現的互補變量運算、增加選通控制信號和使用濾波電路。對嗎？

參考答案:

正確

二進制譯碼器的作用是將輸入的代碼譯成特定的信號輸出。對嗎？

參考答案:

正確

如下圖所示電路構成的鎖存器，以下哪組R,S輸入信號將導致相應信號撤銷后，電路進入不確定狀態【圖片】

參考答案:

1，1

指出下圖所示電路構成的鎖存器為哪種類型的鎖存器？【圖片】

參考答案:

邏輯門控D鎖存器

試指出下圖所示電路對CP信號的敏感類型【圖片】

參考答案:

上升沿

已知某觸發器的電路結構如下圖所示，請指出該觸發器屬于以下哪種類型的觸發器【圖片】

參考答案:

維持阻塞觸發器

類NMOS或非門的工作管是串聯的，當輸入全為高電平時，各管的導通電阻串聯，使低電平輸出電壓升高，以致破壞正常邏輯功能；而類NMOS與非門的工作管是并聯的，增加NMOS管的數目不會影響低電平輸出電壓的穩定，因而類NMOS電路多以與非門作為基本門電路。對嗎？

參考答案:

錯誤

噪聲容限表示門電路的抗干擾能力。電路的噪聲容限愈大，其抗干擾能力愈強。對嗎？

參考答案:

正確

CMOS電路的動態功耗正比于轉換頻率和電源電壓的平方。當工作頻率增加時，CMOS門的動態功耗會線性增加。當電源電壓增加時，電路的功耗也會增加。

參考答案:

正確

MOS數字集成電路的發展經歷了由PMOS、NMOS到CMOS的過程，其中PMOS電路問世最早。PMOS管是以空穴為導電載流子，而NMOS管以電子為導電載流子，由于空穴的遷移率比電子低，因此，NMOS電路的工作速比PMOS電路快，而且PMOS使用負電源，與TTL電路不匹配，所以PMOS集成電路被NMOS電路取代。后來發展的CMOS電路有靜態功耗低、抗干擾能力強等諸多優點而成為主流器件。對嗎？

參考答案:

正確

集成邏輯門電路在使用時，一般不讓多余的輸入端懸空，以防引入干擾信號。對多余輸入端的處理以不改變電路工作狀態及穩定可靠為原則。對嗎？

參考答案:

正確

下圖是D觸發器的定時圖，表示輸入信號D建立時間的是，表示輸入信號D保持時間的是。【圖片】

參考答案:

、

當輸入端S和R為，由或非門構成的基本SR鎖存器會出現不穩定狀態。

參考答案:

S=1，R=1

當輸入端S和R為，由或非門構成的基本SR鎖存器保持原狀態不變。

參考答案:

S=0，R=0

用或非門構成的基本SR鎖存器，其特性方程中，約束條件為SR=0。這說明兩個輸入信號。【圖片】

參考答案:

不能同時為1

當輸入端【圖片】和【圖片】為，由與非門構成的基本SR鎖存器會出現不穩定狀態。

參考答案:

=0,=0

觸發器有個穩定狀態，它可以存儲1位二進制碼，存儲8位二進制信息需要個觸發器

參考答案:

2,8

觸發器被清零（復位）后，Q和【圖片】端的狀態分別為和。

參考答案:

0，1

觸發器的輸出邏輯電平從1到0或從0到1的轉換稱為

參考答案:

翻轉

觸發器CP輸入端的三角形符號指的是

參考答案:

邊沿觸發

現在的可編程邏輯器件都是基于【圖片】技術制造的。

參考答案:

錯誤

下降沿觸發的邊沿JK觸發器在CP下降沿到來之前J=1、K=0，而CP下降沿到來之后變為J=0、K=1，則觸發器的狀態為

參考答案:

1

下圖是D鎖存器定時圖，下列說法正確的是。【圖片】

參考答案:

表示輸出信號對輸入信號的響應延遲時間，即輸出Q從低電平到高電平對信號D的延遲時間_表示輸入數據信號D的保持時間。_表示輸出信號對輸入信號的響應延遲時間，即輸出Q從高電平到低電平對信號E的延遲時間。_表示輸入數據信號D的建立時間。

由D觸發器構成JK觸發器的電路是.

參考答案:

_

在下圖所示電路中，能完成T觸發器邏輯功能的電路有.

參考答案:

__

在圖示電路中，能完成【圖片】的邏輯功能的電路有.

參考答案:

_

JK觸發器在JK輸入信號的作用下可以工作在4個狀態——置1，置0，保持和翻轉。

參考答案:

正確

T觸發器的下一狀態與T輸入信號保持一致。

參考答案:

錯誤

觸發器的狀態通常指輸出端【圖片】的狀態。

參考答案:

錯誤

對于有異步置位端的D觸發器，當異步置位信號無效時，在CP信號的作用下，才能響應D端的輸入。

參考答案:

正確

觸發器的電路結構與邏輯功能沒有必然聯系。同一種邏輯功能的觸發器可以用不同的電路結構來實現；同一種電路結構的觸發器可以實現不同的邏輯功能。對嗎？

參考答案:

正確

非阻塞性賦值運算符為（）。

參考答案:

<=

已知a=2’b10，b=3’b110，那么{a,b}＝（）

參考答案:

5’b10110

已知a=4’b1010，b=4’b1100，那么&(a&b)＝（）

參考答案:

1’b0

下列語句中，不屬于并行語句的是（）

參考答案:

case語句

下列VerilogHDL程序所描述的電路是（）moduleMED(Q,DATA,CLK)inputDATA,CLK;outputQ;regQ;always@(posedgeCLK)beginQ<=DATA;endendmodule

參考答案:

D觸發器

隨著EDA技術的不斷完善與成熟，()設計方法更多的被應用于VerilogHDL設計當中。

參考答案:

自頂向下

基于EDA技術的現代電子系統設計流程為：原理圖/HDL文本輸入→功能仿真→()→布局布線→()→編程下載→硬件測試。正確的是()。①功能仿真②時序仿真③邏輯綜合④配置⑤分配管腳

參考答案:

③②

對語句assignY=sel?A:B;進行邏輯綜合，得到的硬件電路為()

參考答案:

數據選擇器

下列VerilogHDL程序所描述電路是（）moduleTRI(EN,IN,OUT);inputIN,EN;outputOUT;assignOUT=EN?IN:1'bZ;endmodule

參考答案:

三態門

下列VerilogHDL程序所描述電路功能是（）moduleDataflow(A,En,Y);input[2:0]A;//輸入端口聲明inputEn;//輸入端口聲明output[7:0]Y;//輸出端口聲明assignY[0]=~(En&~A[2]&~A[1]&~A[0]);assignY[1]=~(En&~A[2]&~A[1]&A[0]);assignY[2]=~(En&~A[2]&A[1]&~A[0]);assignY[3]=~(En&~A[2]&A[1]&A[0]);assignY[4]=~(En&A[2]&~A[1]&~A[0]);assignY[5]=~(En&A[2]&~A[1]&A[0]);assignY[6]=~(En&A[2]&A[1]&~A[0]);assignY[7]=~(En&A[2]&A[1]&A[0]);endmodule

參考答案:

3/8線譯碼器

VerilogHDL程序模塊是以module開始，以endmodule結尾的。

參考答案:

正確

在模塊中如果沒有明確地說明輸入、輸出端口的數據類型，則其缺省值是位寬為1位的wire型變量。

參考答案:

正確

在串行語句塊中，阻塞賦值語句按照它們在塊中排列的順序依次執行，即前一條語句沒有完成賦值之前，后面的語句不可能被執行。

參考答案:

正確

下面是用過程賦值語句為異或門和與門建模寫的一段程序，該程序正確嗎？moduleGate(X1,X2,Y,Overflow);//designblockinputX1,X2;outputY,Overflow;initialbegin#10Y=X1^X2;overflow=X1&&X2;end;endmodule;

參考答案:

錯誤

【圖片】。對嗎？

參考答案:

正確

下面是一個4位的雙向移位寄存器程序，該程序正確嗎？moduleUniversalShift(S1,S0,Din,Dsl,Dsr,Q,CP,CLR_);inputS1,S0;//SelectinputsinputDsl,Dsr;//SerialDatainputsinputCP,CLR_;//ClockandResetinput[3:0]Din;//ParallelDatainputoutput[3:0]Q;//Registeroutputreg[3:0]Q;always@(posedgeCPornegedgeCLR_)if(~CLR_)Q<=4'b0000;elsecase({S1,S0})2'b00:Q<=Q;//Nochange2'b01:Q<={Dsr,Q[3:1]};//Shiftright2'b10:Q<={Q[2:0],Dsl};//Shiftleft2'b11:Q<=Din;//Parallelloadinputendcaseendmodule

參考答案:

正確

GAL器件是用電可擦除工藝制造的，具有CMOS的低功耗特性。

參考答案:

正確

GAL器件具有輸出邏輯宏單元，使用戶能夠按需要對輸出進行組態。

參考答案:

正確

CPLD器件主要由可編程的邏輯塊、輸入/輸出塊和可編程的內部互連線資源三部分組成。

參考答案:

正確

PROM和PAL一樣，都是與陣列可編程，或陣列固定。

參考答案:

錯誤

CPLD與FPGA所采用的編程技術不同，CPLD是基于SRAM的編程技術，而FPGA則是基于【圖片】或快閃存儲器的編程技術。

參考答案:

錯誤

一旦斷電，就會丟失所有的邏輯功能的高密度可編程邏輯器件是（）。（填大寫英文字母）

參考答案:

FPGA##%_YZPRLFH_%##fpga

某時序電路的狀態圖如圖所示，該電路至少需要個控制輸入端。【圖片】

參考答案:

2

如圖所示的數字邏輯部件。其中各方框中均是用模N的計數器作N次分頻器，則A處的頻率是400kHz，B處的頻率是40kHz，C處的頻率是。【圖片】

參考答案:

2500Hz

一個四位二進制減法計數器的起始值為1001，經過100個時鐘脈沖作用之后的值為。

參考答案:

0101

有【圖片】，【圖片】兩個狀態，條件可確定【圖片】和【圖片】不等價。

參考答案:

輸出不同

時序電路如圖所示，分析電路確定電路的有效循環狀態數為，能否自啟動。【圖片】

參考答案:

6，能

用觸發器實現下圖所示輸出波形，每一個【圖片】和【圖片】的周期內，可以等分為段時間間隔相等的狀態，需要電路有種狀態來實現。【圖片】

參考答案:

4,4

在某計數器的輸出端觀察到如圖所示的波形，該計數器的模為。【圖片】

參考答案:

6

電路如圖所示，假設初始狀態【圖片】=000。由FF1和FF0構成的電路是進制計數器。這個電路為進制計數器。【圖片】

參考答案:

3，6

某時序電路的狀態圖如圖所示，設電路的初始狀態為00，當序列A=110010自左至右輸入時，該電路輸出Z的序列為。【圖片】

參考答案:

101101

已知時序電路的狀態表如下表所示。如果電路的初始狀態為a，輸入信號A依次是1010111，試確定電路經歷的狀態，及輸出序列。【圖片】

參考答案:

abababdc，0101010

由三個觸發器構成的移位寄存器狀態轉換圖如圖所示，現要設計一個模3的移位型計數器，狀態分配可能是。【圖片】

參考答案:

_

圖示電路。【圖片】

參考答案:

能產生0111序列_是同步時序電路_電路能自啟動_可作模4計數器

下圖所示電路是。【圖片】

參考答案:

遞增_異步

用D鎖存器不能構成移位寄存器，這個說法正確嗎？

參考答案:

正確

同步計數器和異步計數器比較，同步計數器的顯著優點是工作速度快。這個說法正確嗎？

參考答案:

正確

在圖(a)所示電路中，CP脈沖的頻率為2kHz，則輸出端Q的頻率為4kHz；圖(b)所示電路中，CP脈沖的頻率為4kHz，則輸出端Q的頻率為4kHz。對嗎？【圖片】

參考答案:

錯誤

某電視機水平–垂直掃描發生器需要一個分頻器將31500Hz的脈沖轉換為60Hz的脈沖，構成此分頻器至少需要9個觸發器。對嗎？

參考答案:

錯誤

時序電路的根本特征是它任意時刻的輸出不僅取決于當時的輸入，而且還取決于電路原來的狀態。因此，除了時鐘CP外，沒有輸入變量的電路不是時序電路。

參考答案:

錯誤

以下表達式中符合邏輯運算法則的是。

參考答案:

A+1=1

若邏輯函數【圖片】則F和G相或的結果為_________。

參考答案:

1

求一個邏輯函數L的對偶式【圖片】時，下列說法不正確的是.

參考答案:

原變量換成反變量，反變量換成原變量。

ROM由存儲陣列、地址譯碼器和組成。

參考答案:

輸出控制電路

CPLD和FPGA實現邏輯函數的原理是相同的。

參考答案:

錯誤

已知二變量輸入邏輯門的輸入A、B和輸出F的波形如圖所示，則該邏輯電路為。【圖片】

參考答案:

無法判斷

一個譯碼器若有100個譯碼輸出端，則譯碼器地址輸入端至少有_______個。

參考答案:

7

為了使74HC138正常工作，使能輸入端【圖片】、【圖片】和【圖片】的電平應是。

參考答案:

100

將二進制數(101101.11)B轉換成十進制數是

參考答案:

45.75

一個存儲矩陣有64行、64列，則存儲陣列的存儲容量為個存儲單元。

參考答案:

4K

利用ROM實現四位二進制碼到四位格雷碼的轉換，則該ROM的數據線有4根，地址線有根。

參考答案:

4

利用ROM實現兩個4位二進制數相乘的功能，則該ROM的地址線有根。

參考答案:

8

將二進制數(101001101100)B轉換成十六進制數是

參考答案:

A6C

將二進制數(101.101)B轉換成八進制數是

參考答案:

5.5

將十六進制數(36.D)H轉換成十進制數是

參考答案:

54.8125

利用ROM實現兩個4位二進制數相乘的功能，則該ROM的數據線有根。

參考答案:

8

同步SRAM的叢發讀寫操作模式指的是，根據外部給定的讀寫存儲單元的首地址，在作用下，SSRAM可以連續讀寫接下來的若干個地址單元。

參考答案:

時鐘脈沖信號

將256×1位ROM擴展為1024×1位ROM，地址線為根。

參考答案:

10

如下圖所示的RAM芯片組成的存儲器，存儲器的總容量是。【圖片】

參考答案:

32×8

用PLA實現組合邏輯時應將函數；而用ROM實現組合邏輯時不對函數作任何化簡。

參考答案:

進行化簡

PROM實現的組合邏輯函數如下圖所示，則當XYZ等于000、001、011和101時，【圖片】；當XYZ等于011、110、111和時，【圖片】。【圖片】

參考答案:

101

將256×1位ROM擴展為1024×8位ROM，共需片256×1位ROM。

參考答案:

32

在下圖所示的LED點陣列字符動態顯示電路中，若人的視覺暫留時間為0.05s，在滿足LED陣列圖像穩定不閃爍的情況下，CP脈沖的最低工作頻率為。【圖片】

參考答案:

640Hz

十進制數–10的8位帶符號二進制數的原碼及補碼表示分別是

參考答案:

10001010，11110110

帶符號二進制補碼01011001和11010011所表示的十進制數分別為

參考答案:

89，–45

在下圖所示的LED點陣列字符動態顯示電路中，若將LED陣列改為16行×128列，則需要RAM的位數為。【圖片】

參考答案:

16

半導體存儲器是數字系統的重要組成部分，它可分為ROM和RAM兩大類，屬于MOS工藝制成的超大規模集成電路。

參考答案:

錯誤

用8位二進制補碼計算12+21所得結果為

參考答案:

00100001

用8位二進制補碼計算–121–29時，所得結果產生溢出，若出現溢出，解決辦法是只有進行位擴展。

參考答案:

會

十進制數8的5421BCD碼表示為。

參考答案:

1011

字符Y的ASCII碼的十六進制數表示為

參考答案:

59

8位無符號二進制數(11111111)B所對應的十進制數是。

參考答案:

255

8位二進制補碼(11111111)B所對應的十進制數真實值是。

參考答案:

-1

8位無符號二進制數可以表示的最大十進制數為256。對嗎？

參考答案:

錯誤

對于一個帶符號的二進制數，其最高位表示符號位，其余部分表示數值位，所以一個用補碼表示的4位帶符號二進制數1001表示的是十進制數–1。對嗎？

參考答案:

錯誤

二進制碼1010轉換成格雷碼為1111。對嗎？

參考答案:

正確

二進制代碼中8421BCD碼、格雷碼等都是有權碼，而余3碼、余3循環碼等都是無權碼。對嗎？

參考答案:

錯誤

當關注各信號之間的邏輯關系而不用考慮數字電路的翻轉特性時，可將數字波形畫成理想的波形。

參考答案:

正確

同步RAM與異步RAM的主要差別在于前者的讀寫操作是在時鐘脈沖節拍控制下完成的，同步RAM的讀寫速度低于異步RAM。

參考答案:

錯誤

DRAM中存儲的數據如果不進行周期性的刷新，其數據將會丟失；而SRAM中存儲的數據無需刷新，只要電源不斷電就可以永久保存。

參考答案:

正確

將十進制數轉換為二進制數，整數部分和小數部分需要分開進行。整數部分的轉換方法是連續除以2直到商為0，每一步的余數作為二進制數的一位數字，最先獲得的余數是二進制數的最低位，最后獲得的是其最高位；小數部分的轉換方法是連續乘以2直到滿足誤差要求，每一步取乘積的整數部分作為二進制數的一位數字，同樣地，最先獲得的整數部分是二進制數的最低位，最后獲得的是其最高位。此說法對嗎？

參考答案:

錯誤

無符號二進制數1001和0011的差等于0110，對嗎？

參考答案:

正確

無符號二進制數1001和0101的乘積等于(101101)B，對嗎？

參考答案:

正確

十進制數–25的8位二進制補碼表示為(11100111)B，對嗎？

參考答案:

正確

8位二進制補碼所表示的數值范圍為–256~+255，對嗎？

參考答案:

錯誤

格雷碼10110轉換為二進制碼后是11011，對嗎？

參考答案:

正確

字符S的ASCII碼值（1010011）在最高位設置奇校驗位后，它的二進制表示為11010011，對嗎？

參考答案:

正確

將一個八進制數寫成（803.64），對嗎？

參考答案:

錯誤

以下關于鎖存器和觸發器描述正確的是

參考答案:

鎖存器是脈沖電平敏感器件，觸發器是脈沖邊沿敏感器件

如圖所示維持阻塞D觸發器電路圖中，紅色字體標注的反饋線中哪條線為置1維持線。【圖片】

參考答案:

A

在A/D轉換過程中，必然會出現量化誤差。對嗎？

參考答案:

正確

所有A/D轉換器中的量化方法都是一樣的。對嗎？

參考答案:

錯誤

D/A轉換器的轉換速度通常可以用建立時間和轉換速率這兩個參數來描述。對嗎？

參考答案:

正確

D/A轉換過程中的非線性誤差是可以消除的。對嗎？

參考答案:

錯誤

D/A轉換器的分辨率既可以用輸入數字量的位數n來表示，也有可以用最小輸出電壓與最大輸出電壓的比值來表示。對嗎？

參考答案:

正確

倒T形電阻網絡D/A轉換器的轉換精度優于權電流型D/A轉換器。對嗎？

參考答案:

錯誤

將一個時間上連續變化的模擬量轉換為時間上斷續（離散）的模擬量的過程稱為。

參考答案:

取樣

對于門控D鎖存器來說，在條件下，輸出端Q總是等于輸入的數據D

參考答案:

使能脈沖期間

觸發器的傳輸延遲時間說明了輸出端Q對于CP有效跳變沿響應時所需的時間。

參考答案:

正確

阻塞性賦值運算符為（）。

參考答案:

=

函數L=AB+B+BCD=。

參考答案:

B

標準與或式是由構成的邏輯表達式。

參考答案:

最小項相或

一個16K×4的存儲系統的起始地址為全0，其最高地址的十六進制地址碼為3FFFH。

參考答案:

正確

用ROM可以實現各種組合邏輯函數。在設計實現時，只需列出真值表，邏輯函數的輸入作為存儲內容，輸出作為地址，將內容按地址寫入ROM即可。

參考答案:

錯誤

當【圖片】時，同一邏輯函數的兩個最小項【圖片】＝。

參考答案:

0

在verilogHDL中，下列語句哪個不是條件語句？（）

參考答案:

repeat

在verilogHDL中，下列語句哪個不是循環語句？（）

參考答案:

casez

已知a=3'b101，b=5'b11001，那么{b,a}＝（）

參考答案:

8’b11001101

已知a=4’b1010，b=4’b1100，那么a&b＝（）

參考答案:

4’b1000

下列VerilogHDL程序所描述的是一個計數器，該計數器的模是（）modulecount(CLK,OUT);inputCLK;outputreg[3:0]OUT;always@(negedgeCLK)beginif(OUT==4'd11)OUT<=0;elseOUT<=OUT+1;endendmodule

參考答案:

12

在VerilogHDL中，下列標識符不正確的是()。

參考答案:

Real?

下面是對兩個8位二進制數的大小進行比較的程序，該程序正確嗎？modulecomparator(AGTB,AEQB,ALTB,A,B);outputAGTB,AEQB,ALTB;input[7:0]A,B;alwaysif(A>B)AGTB<=1elseif((A

參考答案:

錯誤

設【圖片】，【圖片】為函數F的兩個最大項，【圖片】=。

參考答案:

1

四個邏輯相鄰的最小項合并，可以消去_________個因子；

參考答案:

2

為了保證取樣所得到的信號uO(t)能夠保留原輸入信號uI(t)所包含的全部信息，即能夠從信號uO(t)中將原先被取樣信號恢復出來，取樣頻率fs和輸入模擬信號的最高頻率fimax之間的關系是。

參考答案:

fs

≥2

fimax

下面幾種A/D轉換器中，工作速度最高的是。

參考答案:

并行比較型ADC

一個4位權電阻網絡D/A轉換器，最低位對應的電阻值為40千歐，則最高位對應的阻值為千歐。

參考答案:

5

一個4位倒T型電阻網絡D/A轉換器中，電阻網絡的電阻取值有________種。

參考答案:

2

一個n位D/A轉換器的分辨率可以表示為。

參考答案:

n

4變量邏輯函數的卡諾圖中，有_________個方格與【圖片】對應的方格相鄰

參考答案:

4

下面是將輸入的4位二進制數轉換成為兩個8421BCD碼的程序，該程序正確嗎？module_4bitBIN2bcd(Bin,BCD1,BCD0);input[3:0]Bin;outputreg[3:0]BCD1,BCD0;always@(Bin)begin{BCD1,BCD0}=8'h00;if(Bin<10)beginBCD1=4'h0;BCD0=Bin;endelsebeginBCD1=4'h1;BCD0=Bin-4'd10;endendendmodule

參考答案:

正確

邏輯函數【圖片】的結果為.

參考答案:

B

將邏輯函數【圖片】展開為最小項的標準形式，總共有_______個最小項。

參考答案:

7

下列等式成立的是。

參考答案:

A+AB=A_(A+B)(A+C)=A+BC_

已知A+B=A+C，則B=C。對嗎？

參考答案:

錯誤

已知AB=AC，則B=C。對嗎？

參考答案:

錯誤

n個變量的最小項是包含全部n個變量的乘積項，在乘積項中每個變量只能以原變量的形式出現一次.對嗎？

參考答案:

錯誤

五個D觸發器構成基本環形計數器，其有效循環狀態數為。

參考答案:

5

有一同步時序電路，由三個上升沿觸發的D觸發器構成，其控制輸入【圖片】，【圖片】，【圖片】，則該電路可產生循環長度為7的序列，設起始狀態【圖片】，由【圖片】輸出，則此序列為。

參考答案:

1001011

電路如圖所示，經CP脈沖作用后，欲使【圖片】，則A、B輸入應為。【圖片】

參考答案:

A=1,B=1_A=0,B=0

描述同步時序電路的方程組有激勵方程組、轉換方程組和輸出方程組，而描述異步時序電路的方程組除了以上三類之外，還多了一類時鐘信號方程組，不過異步時序電路的這三類方程組與同步時序電路的這三類方程組相同。這個說法正確嗎？

參考答案:

錯誤

用卡諾圖化簡一個邏輯函數，得到的最簡與或式可能不是唯一的。對嗎？

參考答案:

正確

CMOS反相器的負載電容【圖片】，功耗電容【圖片】，電源電壓【圖片】，輸入矩形波的頻率為1MHz，則反相器的動態功耗為。

參考答案:

1.3mW

基本的BiCMOS反相器電路的輸出采用了兩個雙極型BJT管構成。

參考答案:

推拉式輸出級

已知74LS04的參數為：【圖片】74ALS04的參數為：【圖片】則用一個74LS04反相器驅動兩個74ALS04反相器和4個74LS04反相器嗎？

參考答案:

能

由OD異或門和OD與非門構成的電路如圖所示，已知輸出低電平【圖片】時的最大輸出電流【圖片】，輸出高電平【圖片】時的漏電流【圖片】,則上拉電阻的最小值【圖片】為。【圖片】

參考答案:

1.2kΩ

相比TTL器件，以下是一些關于CMOS邏輯門的說法，不正確的是。

參考答案:

CMOS器件的噪聲容限較小

下圖所示電路實現的邏輯功能為。【圖片】

參考答案:

或非門

將十六進制數(4E.C)H轉換成二進制數是。

參考答案:

01001110.11

下圖所示D鎖存器，只有當使能端E=1時，輸入端D的值才會影響到Q的狀態【圖片】

參考答案:

正確

邏輯表達式A+BC=。

參考答案:

(A+B)(A+C)

雖然傳輸門控D鎖存器和邏輯門控D鎖存器的電路結構不同，但邏輯功能是完全相同的。對嗎？

參考答案:

正確

如果在時鐘脈沖CP=1期間，由于干擾的原因，使觸發器的數據輸入信號經常有變化，此時不能選用TTL主從型結構的觸發器，而應該選用邊沿型或維持阻塞結構的觸發器。對嗎？

參考答案:

正確

下列VerilogHDL程序所描述電路功能是（）moduleShiftReg(Q,Din,CP,CLR_);inputDin;//SerialDatainputsinputCP,CLR_;//