（優選）第章組合邏輯電路ppt講解目前一頁\總數一百零七頁\編于十六點

本章知識要點組合邏輯電路的基本概念組合邏輯電路分析

組合邏輯電路設計

組合邏輯電路中的競爭與險象

常用中規模組合邏輯器件及應用目前二頁\總數一百零七頁\編于十六點4.1

基本概念一．定義若邏輯電路在任何時刻產生的穩定輸出值僅僅取決于該時刻各輸入值的組合，而與過去的輸入值無關，則稱為組合邏輯電路。二．結構

圖中，X1,X2，…，Xn是電路的n個輸入信號，F1,F2,…，Fm

是電路的m個輸出信號。輸出信號是輸入信號的函數。目前三頁\總數一百零七頁\編于十六點

三.描述

組合電路的功能可用一組邏輯函數表達式進行描述，函數表達式可表示為

Fi=fi(X1,X2，…，Xn)i=1,2,…,m

組合電路具有兩個特點：

①由邏輯門電路組成，不包含任何記憶元件；

②信號是單向傳輸的，不存在反饋回路。四.特點目前四頁\總數一百零七頁\編于十六點

4.2組合邏輯電路分析

所謂邏輯電路分析，是指對一個給定的邏輯電路，找出其輸出與輸入之間的邏輯關系。

目的：了解給定邏輯電路的功能，評價設計方案的優劣，吸取優秀的設計思想、改進和完善不合理方案等。目前五頁\總數一百零七頁\編于十六點一般步驟：

1．寫出輸出函數表達式

2．輸出函數表達式化簡

3．列出輸出函數真值表

4．功能評述

4.2.1

分析的一般步驟目前六頁\總數一百零七頁\編于十六點

1.寫出輸出函數表達式

根據邏輯電路圖寫輸出函數表達式時，一般從輸入端開始往輸出端逐級推導，直至得到所有與輸入變量相關的輸出函數表達式為止。即：輸入輸出2.化簡輸出函數表達式

目的：①簡單、清晰地反映輸入和輸出之間的邏輯關系；②簡化電路結構，獲得最佳經濟技術指標。目前七頁\總數一百零七頁\編于十六點

4.功能評述

概括出對電路邏輯功能的文字描述，并對原電路的設計方案進行評定，必要時提出改進意見和改進方案。3.列出輸出函數真值表

真值表詳盡地給出了輸入、輸出取值關系，能直觀地反映電路的邏輯功能。目前八頁\總數一百零七頁\編于十六點

4.2.2分析舉例

例1

分析下圖所示組合邏輯電路。

解

①根據邏輯電路圖寫出輸出函數表達式

目前九頁\總數一百零七頁\編于十六點

②化簡輸出函數表達式

假定采用代數法化簡輸出函數表達式③列出真值表

真值表A

B

CF0

0

00

0

10

1

00

1

11

0

01

0

11

1

01

1

101111110目前十頁\總數一百零七頁\編于十六點

④功能評述

該電路具有檢查輸入信號取值是否一致的邏輯功能，一旦輸出為1，則表明輸入不一致。通常稱該電路為“不一致電路”。

分析可知，該電路的設計方案不是最簡的。根據簡化函數表達式，可畫出實現給定功能的簡化邏輯電路圖。目前十一頁\總數一百零七頁\編于十六點

例2

分析下圖所示邏輯電路。解

寫出輸出函數表達式目前十二頁\總數一百零七頁\編于十六點

用代數法化簡輸出函數如下：列出真值表：ABSC0001101100101001目前十三頁\總數一百零七頁\編于十六點

由真值表可以看出，若將A、B分別作為一位二進制數，則S是A、B相加的“和”，而C是相加產生的“進位”。該電路稱作“半加器”，它能實現兩個一位二進制數加法運算。

半加器已被加工成小規模集成電路，其邏輯符號如右圖所示。

思考：可用何種芯片實現？目前十四頁\總數一百零七頁\編于十六點

解

寫出該電路輸出函數表達式

例3分析下圖所示組合邏輯電路，已知輸入為8421碼，說明該電路功能。目前十五頁\總數一百零七頁\編于十六點

列出真值表ABCDWXYZABCDWXYZ00000001001000110100001101000101011001110101011001111000100110001001101010111100功能：8421碼轉換成余3碼！目前十六頁\總數一百零七頁\編于十六點

根據問題要求完成的邏輯功能，求出在特定條件下實現給定功能的邏輯電路，稱為邏輯設計，又叫做邏輯綜合。

邏輯電路邏輯功能分析設計4.3組合邏輯電路設計目前十七頁\總數一百零七頁\編于十六點

●建立給定問題的邏輯描述

●求出邏輯函數最簡表達式

●選擇器件并對表達式變換

●畫出邏輯電路圖

注意：根據實際問題難易和設計者熟練程度，有時可跳過其中的某些步驟。設計過程可視具體情況靈活掌握。設計的一般步驟目前十八頁\總數一百零七頁\編于十六點

設計舉例

解

分析:

“多數表決電路”是按照少數服從多數的原則對某項決議進行表決，確定是否通過。

令：

邏輯變量A、B、C---分別代表參加表決的3個成員。并約定邏輯變量取值為0表示反對，取值為1表示贊成；

邏輯函數F----表示表決結果。F取值為0表示被否定，F取值為1表示通過。

按照少數服從多數的原則可知，函數和變量的關系是：當3個變量A、B、C中有2個或2個以上取值為1時，函數F的值為1，其他情況下函數F的值為0。

例1

設計一個三變量“多數表決電路”。目前十九頁\總數一百零七頁\編于十六點

①建立給定問題的邏輯描述

假定采用“真值表法”，可作出真值表如下：

由真值表可寫出函數F的最小項表達式為

F(A,B,C)=∑m(3,5,6,7)ABCF00000101001110010111011100010111目前二十頁\總數一百零七頁\編于十六點

②求出邏輯函數的最簡表達式

作出函數F(A,B,C)=∑m(3,5,6,7)的卡諾圖如下：③選擇邏輯門類型并進行邏輯函數變換

假定采用與非門構成實現給定功能的電路，則應將上述表達式變換成“與非-與非”表達式。即目前二十一頁\總數一百零七頁\編于十六點

④畫出邏輯電路圖

由函數的“與非-與非”表達式，可畫出實現給定功能的邏輯電路圖如下：

真值表法的優點是規整、清晰；缺點是不方便，尤其當變量較多時十分麻煩。

設計中常用的另一種方法是“分析法”，即通過對設計要求的分析、理解，直接寫出邏輯表達式。目前二十二頁\總數一百零七頁\編于十六點

例2

設計一個比較兩個三位二進制數是否相等的數值比較器。①建立給定問題的邏輯描述

由于二進制數A和B相等，必須同時滿足a3=b3、a2=b2、a1=b1，而二進制中ai=bi只有ai和bi同時為0或者同時為1兩種情況，可用表示，因此，該問題可用邏輯表達式描述如下：

解令：兩個3位二進制數分別為A=a3a2a1，B=b3b2b1，比較結果為函數F。當A=B時，F為1；否則F為0。

顯然，該電路有6個輸入變量，1個輸出函數。目前二十三頁\總數一百零七頁\編于十六點

②求出邏輯函數最簡表達式

假定將上述邏輯表達式展開成“與-或”表達式，則表達式中包含8個6變量“與項”。

③選擇邏輯門類型并進行邏輯函數變換

假定采用異或門和或非門實現給定功能，可將邏輯表達式作如下變換：若用與非門實現給定功能，需要多少個與非門？目前二十四頁\總數一百零七頁\編于十六點

④畫出邏輯電路圖根據變換后的表達式可畫出邏輯電路圖如下：目前二十五頁\總數一百零七頁\編于十六點

一.多輸出函數的組合邏輯電路設計

實際問題中，大量存在著由同一組輸入變量產生多個輸出函數的問題，實現這類問題的組合邏輯電路稱為多輸出函數的組合邏輯電路。

設計多輸出函數的組合邏輯電路時，應該將多個輸出函數當作一個整體考慮，而不應該將其截然分開。

多數出組合電路達到最簡的關鍵是在函數化簡時找出各輸出函數的公用項，使之在邏輯電路中實現對邏輯門的“共享”，從而達到電路整體結構最簡。4.3.3設計中幾個實際問題的處理

目前二十六頁\總數一百零七頁\編于十六點

例如：目前二十七頁\總數一百零七頁\編于十六點

解

全加器：能對兩個1位二進制數及來自低位的“進位”進行相加，產生本位“和”及向高位“進位”的邏輯電路。

可見，全加器有3個輸入變量，2個輸出函數！

例1

設計一個全加器（邏輯門自選）。

設：被加數、加數及來自低位的“進位”分別用變量Ai、Bi及Ci-1表示，相加產生的“和”及“進位”用Si和Ci表示。

目前二十八頁\總數一百零七頁\編于十六點

設：被加數、加數及來自低位的“進位”分別用變量Ai、Bi及Ci-1表示，相加產生的“和”及“進位”用Si和Ci表示。

根據二進制加法運算法則可列出全加器的真值表如下表所示。輸出函數表達式：Si(Ai，Bi，Ci-1)=∑m(1,2,4,7)

Ci(Ai，Bi，Ci-1)=∑m(3,5,6,7)AiBiCi-1SiCi0000010100111001011101110010100110010111目前二十九頁\總數一百零七頁\編于十六點

可作出相應函數卡諾圖如下：經化簡后的輸出函數表達式為：其中，Si的標準“與-或”式即最簡“與-或”式！目前三十頁\總數一百零七頁\編于十六點

當采用異或門和與非門構成實現給定功能的電路時，可分別對表達式作如下變換：邏輯電路圖

該電路就單個函數而言，Ai、Ci均已達到最簡，但從整體考慮則并非最簡！目前三十一頁\總數一百零七頁\編于十六點

當按多輸出函數組合電路進行設計時，可對函數Ci作如下變換：

經變換后，Si（）

和Ci的邏輯表達式中有公用項。目前三十二頁\總數一百零七頁\編于十六點

組成電路時可令2個輸出共享同一個異或門。芯片引腳圖：目前三十三頁\總數一百零七頁\編于十六點

在某些實際問題中，常常由于輸入變量之間存在的相互制約或問題的某種特殊限定等，使得邏輯函數與輸入變量的某些取值組合無關，通常把這類問題稱為與包含無關條件的邏輯問題；描述這類問題的邏輯函數稱為包含無關條件的邏輯函數。二.包含無關條件的組合邏輯電路設計

無關最小項的概念：由于輸入變量之間存在的相互制約或問題的某種特殊限定，使輸出函數與某些變量取值無關，這些輸入取值組合對應的最小項稱為無關最小項，簡稱為無關項或者任意項。目前三十四頁\總數一百零七頁\編于十六點

例如，假定用A、B、C表示計算器中的＋、－、×運算，并令變量取值1執行相應運算，則A、B、C三個變量不允許兩個或兩個以上同時為1。即

A、B、C只允許出現000，001，010，100四種取值組合，不允許出現011，101，110，111四種組合。即包含無關最小項、、、。與A、B、C相關的邏輯函數稱為包含無關條件的邏輯函數。

當采用“最小項之和”表達式描述一個包含無關條件的邏輯問題時，函數表達式中是否包含無關項，以及對無關項是令其值為1還是為0，并不影響函數的實際邏輯功能。

注意：在化簡這類邏輯函數時，利無關項用隨意性往往可以使邏輯函數得到更好地簡化，從而使設計的電路達到更簡！目前三十五頁\總數一百零七頁\編于十六點

解

設輸入變量為ABCD，輸出函數為F，當ABCD表示的十進制數為合數(4、6、8、9)時，輸出F為1，否則F為0。

因為按照余3碼的編碼規則，ABCD的取值組合不允許為0000、0001、0010、1101、1110、1111，故該問題為包含無關條件的邏輯問題，與上述6種取值組合對應的最小項為無關項，即在這些取值組合下輸出函數F的值可以隨意指定為1或者為0，通常記為“d”。

例設計一個組合邏輯電路，用于判別以余3碼表示的1位十進制數是否為合數。目前三十六頁\總數一百零七頁\編于十六點

根據分析，可建立描述該問題的真值表如下:

由真值表可寫出F的邏輯表達式為

F(A,B,C,D)=∑m(7,9,11,12)+∑d(0,1,2,13,14,15)ABCDFABCDF00000001001000110100010101100111ddd000011000100110101011110011011110111101011ddd目前三十七頁\總數一百零七頁\編于十六點

若不考慮無關項，則函數F的最簡式為

若考慮無關項，則函數F的最簡式為顯然，后一個表達式比前一個更簡單！目前三十八頁\總數一百零七頁\編于十六點

假定采用與非門實現給定邏輯功能，可將F的最簡表達式變換成“與非-與非”表達式：相應的邏輯電路圖：

設計包含無關條件的組合邏輯電路時，恰當地利用無關項進行函數化簡，通常可使設計出來的電路更簡單。目前三十九頁\總數一百零七頁\編于十六點

三.無反變量提供的組合邏輯電路設計

在某些問題的設計中，為了減少各部件之間的連線，在邏輯電路的輸入端只提供原變量，不提供反變量。

設計這類電路時，若直接用非門將原變量轉換成相應的反變量，則處理結果往往是不經濟的。因此，通常進行適當的變換，以便盡可能減少非門數量。目前四十頁\總數一百零七頁\編于十六點

相應邏輯電路如右圖所示。共用了9個邏輯門。例

輸入不提供反變量時，用與非門實現如下邏輯函數。

解

因為給定函數已經是最簡“與-或”表達式，故可直接變換成“與非-與非”表達式。目前四十一頁\總數一百零七頁\編于十六點

如果對函數F的表達式作如下整理，即

可得到相應的邏輯電路如右圖所示。僅用了5個邏輯門。

顯然，此圖比上幅圖更簡單、合理！然而，不是所有表達式都能變換的，有的問題需要更主動！目前四十二頁\總數一百零七頁\編于十六點

信號經過任何邏輯門和導線都會產生時間延遲，因而當電路所有輸入達到穩定狀態時，輸出并不是立即達到穩定狀態。一般來說，延遲時間對數字系統是一個有害的因素。例如，使得系統操作速度下降，引起電路中信號的波形參數變壞，以及產生競爭險象等問題。下面對后一個問題進行討論。

邏輯電路中各路徑上延遲時間的長短與信號經過的門的級數有關，與具體邏輯門的時延大小有關，還與導線的長短有關，因此，輸入信號經過不同路徑到達輸出端的時間有先有后，這種現象稱為競爭現象。4.3.1競爭現象與險象的產生

4.4組合邏輯電路中的險象目前四十三頁\總數一百零七頁\編于十六點

競爭：由于延遲時間的影響，使得輸入信號經過不同路徑到達輸出端的時間有先有后，這一現象稱為競爭。通常，可以更廣義地把競爭理解為多個信號到達某一點有時差的現象。

竟爭的類型：競爭可以分為兩種類型。

非臨界競爭---不產生錯誤輸出的競爭稱為非臨界競爭。

臨界競爭-----導致錯誤輸出的競爭稱為臨界競爭。

險象：由競爭導至的錯誤輸出信號。

注意！組合電路中的險象是一種瞬態現象，它表現為在輸出端產生不應有的尖脈沖，暫時地破壞正常邏輯關系。一旦瞬態過程結束，即可恢復正常邏輯關系。目前四十四頁\總數一百零七頁\編于十六點

例如，如下圖所示是由與非門構成的組合電路，該電路有3個輸入變量，1個輸出函數。

根據邏輯電路圖可寫出輸出函數表達式為

假設輸入變量B=C=1，將B、C的值代入上述函數表達式，可得

由互補律可知，該函數的值應恒為1，即B=C=1時，無論A怎樣變化，輸出F的值都應保持1不變。目前四十五頁\總數一百零七頁\編于十六點

當考慮電路中存在的時間延遲時，該電路的實際輸入、輸出關系又將怎樣呢？

假定每個門的延遲時間為tpd，則實際輸入、輸出關系可用如下所示的時間圖來說明。目前四十六頁\總數一百零七頁\編于十六點

若將前述圖中的與非門換成或非門，如下圖所示。輸出函數表達式為

假設輸入變量B=C=0，將B、C的值代入上述函數表達式，可得

由互補律可知，函數F的值應恒為0，即B=C=0時，無論A怎樣變化，F的值都應保持0不變。但考慮時延后，將產生正脈沖信號。按錯誤輸出脈沖信號的極性通常分為“0”型險象與“1”型險象。目前四十七頁\總數一百零七頁\編于十六點

4.3.2險象的判斷

判斷電路是否可能產生險象的方法有代數法和卡諾圖法。

針對前面分析的情況可知，當某個變量X同時以原變量和反變量的形式出現在函數表達式中，且在一定條件下該函數表達式可簡化成或者的形式時，該函數表達式對應的電路在X發生變化時，可能由于競爭而產生險象。

代數法：

●檢查函數表達式中是否存在具備競爭條件的變量，即是否有某個變量X同時以原變量和反變量的形式出現在函數表達式中。

●若存在具備競爭條件的變量X，則消去函數式中的其他變量,看函數表達式是否會變為或者的形式。若會，則說明對應的邏輯電路可能產生險象。目前四十八頁\總數一百零七頁\編于十六點

例1

已知描述某組合電路的邏輯函數表達式為

試判斷該邏輯電路是否可能產生險象。

解

由表達式可知，變量A和C均具備競爭條件，所以，應對這兩個變量分別進行分析。先考察變量A，為此將B和C的各種取值組合分別代入函數表達式中，可得到如下結果：BC=00BC=01BC=10BC=11

可見，當B=C=1時，A的變化可能使電路產生險象。類似地，將A和B的各種取值組合分別代入函數表達式中，可由代入結果判斷出變量C發生變化時不會產生險象。目前四十九頁\總數一百零七頁\編于十六點

例2

試判斷函數表達式描述的邏輯電路中是否可能產生險象。

解

從給出的函數表達式可以看出，變量A和B均具備競爭條件。考察變量B時，將A和C的各種取值組合分別代入函數表達式中，結果如下：AC=00AC=01F=BAC=10F=0AC=11F=1

可見，當A=C=0時，B的變化可能使電路輸出產生險象。用同樣的方法考察A，可發現當B=C=0時，A的變化也可能產生險象。目前五十頁\總數一百零七頁\編于十六點

當描述電路的邏輯函數為“與-或”表達式時，采用卡諾圖判斷險象比代數法更為直觀、方便。

卡諾圖法：作出函數卡諾圖，并畫出和函數表達式中各“與”項對應的卡諾圈。若卡諾圈之間存在“相切”關系，即兩卡諾圈之間存在不被同一卡諾圈包含的相鄰最小項，則該電路可能產生險象。

目前五十一頁\總數一百零七頁\編于十六點

解

作出給定函數的卡諾圖。

所得結論可用代數法進行驗證，假定B=D=1，C=0，代入函數表達式F之后可得，可見相應電路可能由于A的變化而產生險象。圖中，卡諾圈1和卡諾圈2之間存在相鄰最小項m5和m13，且m5和m13不被同一卡諾圈所包含，所以這兩個卡諾圈“相切”。這說明相應電路可能產生險象。

例

已知某邏輯電路對應的函數表達式為試判斷該電路是否可能產生險象。21目前五十二頁\總數一百零七頁\編于十六點

4.3.3險象的消除消除或避免電路中出現險象的幾種常用的方法。一.用增加冗余項的方法消除險象

方法：通過在函數表達式中“或”上冗余的“與”項或者“與”上冗余的“或”項，消除可能產生的險象。

冗余項的選擇可以采用代數法或者卡諾圖法確定。目前五十三頁\總數一百零七頁\編于十六點

例1

用增加冗余項的方法消除右圖所示電路中可能產生的險象。

該電路當B=C=1時，A的變化可能使輸出產生“0”型險象。

如何保證當B=C=1時，輸出保持為1呢？

若在函數表達式中增加冗余項BC，則可達到這一目的。加入冗余項BC后的函數表達式為

解

如圖所示電路的輸出函數表達式為目前五十四頁\總數一百零七頁\編于十六點

增加冗余項后的邏輯電路如下圖所示。

冗余項的選擇也可以通過在函數卡諾圖上增加多余的卡諾圈來實現。

具體方法:若卡諾圖上某兩個卡諾圈“相切”，則用一個多余的卡諾圈將它們之間的相鄰最小項包圍，與多余卡諾圈對應的“與”項即為要加入函數表達式中的冗余項。

該電路不再產生前述險象。目前五十五頁\總數一百零七頁\編于十六點

例2

已知描述某組合電路的函數表達式為，試用增加冗余項的方法消除該電路中可能產生的險象。

圖中，卡諾圈1和卡諾圈2“相切”，卡諾圈2和卡諾圈3“相切”。為了消除險象，可以在卡諾圖上增加兩個多余卡諾圈，分別把最小項m5，m7和m9，m13圈起來，如圖中虛線所示。由此得到函數表達式

式中，和為冗余項。可用代數法驗證，該函數表達式所對應的邏輯電路不再存在險象。解

給定函數的卡諾圖如右下圖所示。123目前五十六頁\總數一百零七頁\編于十六點

二.增加慣性延時環節

消除險象的另一種方法是在組合電路輸出端連接一個慣性延時環節。通常采用RC電路作慣性延時環節，如圖所示。

圖中，的RC電路實際上是一個低通濾波器。由于競爭引起的險象都是一些頻率很高的尖脈沖信號，因此，險象在通過RC電路后能基本被濾掉，保留下來的僅僅是一些幅度極小的毛刺，它們不再對電路的可靠性產生影響目前五十七頁\總數一百零七頁\編于十六點

輸出信號經濾波后的效果如下圖所示。

注意：采用這種方法時，必須適當選擇慣性環節的時間常數(τ=RC)，一般要求τ大于尖脈沖的寬度，以便能將尖脈沖“削平”；但也不能太大，否則將使正常輸出信號產生不允許的畸變。目前五十八頁\總數一百零七頁\編于十六點

三.選通法

選通法不必增加任何器件，僅僅是利用選通脈沖的作用，從時間上加以控制，使輸出避開險象脈沖。

例如，如圖所示與非門電路的輸出函數表達式為

該電路當A發生變化時，可能產生“0”型險象。但通過選通脈沖對電路的輸出門加以控制，令選通脈沖在電路穩定后出現，則可使輸出避開險象脈沖，送出穩定輸出信號。目前五十九頁\總數一百零七頁\編于十六點4.5常用中規模組合邏輯器件

使用最廣泛的中規模組合邏輯集成電路有二進制并行加法器、譯碼器、編碼器、多路選擇器和多路分配器等。一、定義

二進制并行加法器：是一種能并行產生兩個二進制數算術和的組合邏輯部件。4.5.1二進制并行加法器

按其進位方式的不同，可分為串行進位二進制并行加法器和超前進位二進制并行加法器兩種類型。

二、類型及典型產品

目前六十頁\總數一百零七頁\編于十六點

1．串行進位二進制并行加法器

由全加器級聯構成，高位的進位輸出依賴于低位的進位輸入。

串行進位二進制并行加法器的結構框圖：加法器的運算速度如何?目前六十一頁\總數一百零七頁\編于十六點

串行進位并行加法器的特點：

1.被加數和加數的各位能并行到達各位的輸入端2.各位的進位由低位向高位逐級串行傳遞

3.運算速度受進位信號傳遞的影響，位數越多，速度就越低。

設法減小或去除由于進位信號逐級傳送所花費的時間，使各位的進位直接由加數和被加數來決定,而不需依賴低位進位!

根據這一思想設計的加法器稱為超前進位(又稱先行進位)二進制并行加法器。如何提高加法器的運算速度?目前六十二頁\總數一百零七頁\編于十六點超前進位二進制并行加法器的構成思想如下：

2．超前進位二進制并行加法器

根據輸入信號同時形成各位向高位的進位，然后同時產生各位的和。通常又稱為先行進位二進制并行加法器或者并行進位二進制并行加法器。

由全加器的結構可知，第i位全加器的進位輸出函數表達式為

何時有進位？目前六十三頁\總數一百零七頁\編于十六點

當i=1、2、3、4時，可得到4位并行加法器各位的進位輸出函數表達式為：令

（進位傳遞函數）

（進位產生函數）則有

目前六十四頁\總數一百零七頁\編于十六點

由于C1～C4是Pi、Gi和C0的函數，即Ci=f(Pi,Gi,C0),而Pi、Gi又是Ai、Bi的函數，所以，在提供輸入Ai、Bi和C0之后，可以同時產生C1～C4。通常將根據Pi、Gi和C0形成C1～C4的邏輯電路稱為先行進位發生器。改進后4位加法器需要經過幾級門？N位呢？目前六十五頁\總數一百零七頁\編于十六點

常用的集成電路有四位超前進位并行加法器74283。74283芯片的管腳排列圖和邏輯符號如下。

三、典型芯片圖中:

A4、A3、A2、A1

---二進制被加數；

B4、B3、B2、B1

---二進制加數；

F4、F3、F2、F1

---相加產生的和數；

C0

------------------------來自低位的進位輸入；

FC4

------------------------向高位的進位輸出。

目前六十六頁\總數一百零七頁\編于十六點

二進制并行加法器除實現二進制加法運算外，還可實現代碼轉換、二進制減法運算、二進制乘法運算、十進制加法運算等功能。

例1

用4位二進制并行加法器設計一個將8421碼轉換成余3碼的代碼轉換電路。

四、應用舉例

解由于余3碼是由8421碼加3后形成的代碼。所以，只需從4位二進制并行加法器的一組輸入端接收8421碼，而另一組輸入端接收0011，進位輸入端C0接上“0”，便可從輸出端得到與輸入8421碼對應的余3碼。目前六十七頁\總數一百零七頁\編于十六點實現給定功能的邏輯電路圖如下圖所示。目前六十八頁\總數一百零七頁\編于十六點

例2

用4位二進制并行加法器設計一個4位二進制并行加法/減法器。

解根據問題要求，設減法采用補碼運算，并令

A=a4a3a2a1-----為被加數(或被減數)；

B=b4b3b2b1-----為加數(或減數)；

S=s4s3s2s1-----為和數(或差數)；

M----------------為功能選擇變量.當M=0時，執行

A+B；當M=1時，執行A-B。

由運算法則可歸納出電路功能為：當M=0時，執行a4a3a2a1+b4b3b2b1+0(A+B)當M=1時，執行a4a3a2a1++1(A-B)目前六十九頁\總數一百零七頁\編于十六點

分析結果表明，可用一片4位二進制并行加法器和4個異或門實現上述邏輯功能。

具體實現：

將4位二進制數a4a3a2a1直接加到并行加法器的A4A3A2A1輸入端，4位二進制數b4b3b2b1分別和M異或后加到并行加法器的B4B3B2B1輸入端。并將M同時加到并行加法器的C0

端。

M=0:Ai=ai,Bi=bi,C0=0實現a4a3a2a1+b4b3b2b1+0(即A+B)；

M=1:Ai=ai,Bi=,C0=1，實現a4a3a2a1+

+1（即A-B）。目前七十頁\總數一百零七頁\編于十六點實現給定功能的邏輯電路圖如下：目前七十一頁\總數一百零七頁\編于十六點

例3

用一個4位二進制并行加法器和六個與門設計一個乘法器，實現A×B,其中

A=a3a2a1,B=b2b1

。

解

根據乘數和被乘數的取值范圍，可知乘積范圍處在0～21之間。故該電路應有5個輸出，設輸出用Z5Z4Z3Z2Z1表示，兩數相乘求積的過程如下：

被乘數a3a2a1

×)乘數

b2b1

a3b1a2b1a1b1

+)

a3b2a2b2a1b2

乘積

Z5Z4Z3Z2Z1目前七十二頁\總數一百零七頁\編于十六點

☆1位二進制數乘法法則和邏輯“與”運算法則相同，“積”項aibj(i=1，2，3；j=1，2)可用兩輸入與門實現。

☆對部分積求和可用并行加法器實現。

電路可由6個兩輸入與門和1個4位二進制并行加法器構成。目前七十三頁\總數一百零七頁\編于十六點4.5.2譯碼器與編碼器

譯碼器的功能是對具有特定含義的輸入代碼進行“翻譯”，將其轉換成相應的輸出信號。

譯碼器(Decoder)和編碼器(Encoder)是數字系統中廣泛使用的多輸入多輸出組合邏輯部件。一、譯碼器

譯碼器的種類很多，常見的有二進制譯碼器、二-十進制譯碼器和數字顯示譯碼器等。主要討論二進制譯碼器。目前七十四頁\總數一百零七頁\編于十六點1．二進制譯碼器●

二進制譯碼器一般具有n個輸入端、2n個輸出端和一個(或多個)使能輸入端；（1）定義二進制譯碼器：能將n個輸入變量變換成2n個輸出函數，且輸出函數與輸入變量構成的最小項具有對應關系的一種多輸出組合邏輯電路。

（2）特點●

使能輸入端為有效電平時，對應每一組輸入代碼，僅一個輸出端為有效電平，其余輸出端為無效電平（值與有效電平相反)。●

有效電平可以是高電平(稱為高電平譯碼)，也可以是低電平(稱為低電平譯碼)。

目前七十五頁\總數一百零七頁\編于十六點

常見的MSI二進制譯碼器有2-4線(2輸入4輸出)譯碼器、3-8線(3輸入8輸出)譯碼器和4-16線(4輸入16輸出)譯碼器等。以3-8線譯碼器74138為例，圖(a)、(b)所示分別是該譯碼器的管腳排列圖和邏輯符號。

(3)典型芯片

圖中，A2、A1、A0---輸入端；---輸出端；

---使能端。目前七十六頁\總數一百零七頁\編于十六點74138譯碼器真值表01111111

10111111

11011111

11101111

11110111

11111011

11111101

11111110

11111111

11111111

1000010001

10010

10011

10100

10101

10110

10111

0dddd

d1ddd輸出

輸入

S1A2A1A0

可見，當時，無論A2、A1和A0取何值，輸出

┅中有且僅有一個為0(低電平有效)，其余都是1。目前七十七頁\總數一百零七頁\編于十六點

譯碼器在數字系統中的應用非常廣泛，典型用途是實現地址譯碼、指令譯碼等。此外，還實現各種組合邏輯功能。下面舉例說明在邏輯設計中的應用。

例1

用譯碼器74138和適當的與非門實現全減器的功能。

全減器：能實現對被減數、減數及來自相鄰低位的借位進行減法運算，產生本位差及向高位借位的邏輯電路。

解設被減數用Ai表示、減數用Bi表示、來自低位的借位用Gi-1表示、差用Di表示、向相鄰高位的借位用Gi表示。框圖：（4）應用舉例差Di向高位借位Gi全減器被減數Ai減數Bi低位借位Gi-1目前七十八頁\總數一百零七頁\編于十六點全減器真值表10

00

00

11

100

101

110

111

00

11

11

01

000

001

010

011

輸出

DiGi

輸入

AiBiGi-1

輸出

DiGi

輸入

AiBiGi-1

由真值表可寫出差數Di和借位Gi的邏輯表達式為：

根據全減器的功能，可得到全減器的真值表如下表所示。目前七十九頁\總數一百零七頁\編于十六點將全減器的輸入變量AiBiGi-1依次與譯碼器的輸入A2、A1、A0相連接，譯碼器使能輸入端接固定工作電平，便可在譯碼器輸出端得到輸入變量的最小項之“非”。根據全減器的輸出函數表達式，將相應最小項的“非”送至與非門輸入端，便可實現全減器的功能。邏輯電路圖如下圖所示。目前八十頁\總數一百零七頁\編于十六點

例2

用譯碼器和適當的邏輯門設計一個乘法器，用于產生兩個2位二進制數相乘的積。

解兩個2位二進制數相乘的積最大為一個4位二進制數，故該電路應有4個輸入變量，4個輸出函數。設兩個二進制數分別為A1A0和B1B0，相乘的積為M3M2M1M0，按照二進制數乘法運算法則，可列出真值表如下：輸入A1A0B1B0輸出M3M2M1M0輸入A1A0B1B0輸出M3M2M1M00

0000

0010

0100

0110

1000

1010

1100

1110

0

0

00

0

0

00

0

0

00

0

0

00

0

0

00

0

0

10

0

1

00

0

1

11

0001

0011

0101

0111

1001

1011

1101

1110

0

0

00

0

1

00

1

0

00

1

1

00

0

0

00

0

1

10

1

1

01

0

0

1目前八十一頁\總數一百零七頁\編于十六點

由真值表可寫出輸出函數表達式為：輸入A1A0B1B0輸出M3M2M1M0輸入A1A0B1B0輸出M3M2M1M00

0000

0010

0100

0110

1000

1010

1100

1110

0

0

00

0

0

00

0

0

00

0

0

00

0

0

00

0

0

10

0

1

00

0

1

11

0001

0011

0101

0111

1001

1011

1101

1110

0

0

00

0

1

00

1

0

00

1

1

00

0

0

00

0

1

10

1

1

01

0

0

1目前八十二頁\總數一百零七頁\編于十六點

如何實現呢？顯然，可以采用4-16線譯碼器和4個與非門實現該電路功能。能否用3-8線譯碼器實現呢？

可以考慮用2個3-8線譯碼器實現！具體將邏輯變量A0、B1、B0分別接至片（1）和片（2）的輸入端A2、A1、A0，邏輯變量A1接至片（1）的使能端和片（2）的使能端S1。

即充分利用使能端，用2個3-8線譯碼器實現4-8線譯碼器功能。目前八十三頁\總數一百零七頁\編于十六點

邏輯電路圖如下圖所示。目前八十四頁\總數一百零七頁\編于十六點

功能:數字顯示譯碼器是驅動顯示器件(如熒光數碼管、液晶數碼管等)的邏輯部件，它可以將輸入代碼轉換成相應數字，并在數碼管上顯示出來。

2．數字顯示譯碼器

常用的數字顯示譯碼器有器七段數字顯示譯碼器和八段數字顯示譯碼器。

例如，中規模集成電路74LS47，是一種常用的七段顯示譯碼器，該電路的輸出為低電平有效，即輸出為0時，對應字段點亮；輸出為1時對應字段熄滅。該譯碼器能夠驅動七段顯示器顯示相應字形。輸入A3、A2、A1和A0接收4位二進制碼，輸出a、b、c、d、e、f、g分別驅動七段顯示器的a、b、c、d、e、f和g段。

(另外，芯片74LS48的輸出為高電平有效！)目前八十五頁\總數一百零七頁\編于十六點

七段譯碼顯示原理圖如圖(a)所示，圖(b)給出了A3、A2、A1、A0的16種取值與顯示字符的對應關系。目前八十六頁\總數一百零七頁\編于十六點

類型：編碼器按照被編信號的不同特點和要求，有各種不同的類型，最常見的有二—十進制編碼器（又稱為十進制—BCD碼編碼器）。下面以二—十進制編碼器為例進行簡單介紹。二、編碼器功能：將十進制的10個數字0～9分別編成對應的BCD碼。這種編碼器通常用10個輸入信號分別代表10個不同數字，4個輸出信號代表BCD代碼。根據對被編信號的不同要求，二—十進制編碼器又可進一步分為普通二—十進制編碼器和二—十進制優先編碼器。目前八十七頁\總數一百零七頁\編于十六點

這種編碼器由10個輸入端代表10個不同數字，4個輸出端代表相應BCD代碼。結構框圖如下：1、普通二—十進制編碼器二十進制編碼器09BCD碼

……

注意：二-十進制編碼器的輸入信號是互斥的，即任何時候只允許一個輸入端為有效信號。

最常見的有8421碼編碼器，例如，按鍵式8421碼編碼器。目前八十八頁\總數一百零七頁\編于十六點按鍵式8421碼編碼器結構圖：

圖中，I0～I9代表10個按鍵，ABCD為代碼輸出端，當按下某一輸入鍵時，在ABCD輸出相應的8421碼。圖中，S為使用輸出標志，當按下I0～I9中任一個鍵時，S為1，表示輸出有效，否則S為0，表示輸出無效。目前八十九頁\總數一百零七頁\編于十六點輸入I0I1I2I3I4I5I6I7I8I9輸出ABCDS111111111101111111111011111111110111111111101111111

111011111111110111111111101111111111011111111110111111111100000

00000

10001

10010

10011

10100

10101

00110

10111

11000

11001

1目前九十頁\總數一百零七頁\編于十六點

二—十進制優先編碼器的功能與普通二—十進制編碼器的區別在于它允許多個輸入信號同時有效，按照高位優先的規則進行編碼。2、二—十進制優先編碼器

常用的二—十進制優先編碼器有中規模集成電路芯片74147、40147等。有關詳細介紹可查閱集成電路手冊。目前九十一頁\總數一百零七頁\編于十六點4.5.3多路選擇器和多路分配器

用于完成對多路數據的選擇與分配，在公共傳輸線上實現多路數據的分時傳送。此外，還可完成數據的并串轉換、序列信號產生等多種邏輯功能以及實現各種邏輯函數功能。

多路選擇器又稱數據選擇器或多路開關，常用MUX表示

。它是一種多路輸入、單路輸出的組合邏輯電路。

一、多路選擇器(Multiplexer)

目前九十二頁\總數一百零七頁\編于十六點1．邏輯特性

(1)邏輯功能：從多路輸入中選中某一路送至輸出端，輸出對輸入的選擇受選擇控制量控制。通常，一個具有2n路輸入和一路輸出的多路選擇器有n個選擇控制變量，控制變量的每種取值組合對應選中一路輸入送至輸出。

(2)構成思想

多路選擇器的構成思想相當于一個單刀多擲開關，即目前九十三頁\總數一百零七頁\編于十六點2．典型芯片

常見的多路選擇器有4路（74153）、8路（74152）和16路（74150）等。(1)四路數據選擇器74153

圖(a)、(b)是型號為74153的雙4路選擇器的管腳排列圖和邏輯符號。該芯片中有兩個4路選擇器。其中，D0～D3為數據輸入端；A1、A0為選擇控制端；Y為輸出端；G為使能端。

目前九十四頁\總數一百零七頁\編于十六點(2)四路數據選擇器74153的功能表

(3)74153的輸出函數表達式

式中，mi為選擇變量A1、A0組成的最小項，Di為i端的輸入數據，取值等于0或1。使能輸入選擇輸入數據輸入輸出GA1A０D0D1D2D3Y10000d0011d0101dD0dddddD1dddddD2dddddD30D0D1D2D3目前九十五頁\總數一百零七頁\編于十六點

類似地，可以寫出2n路選擇器的輸出表達式為