Verilog項(xiàng)目設(shè)計(jì)報(bào)拔河游戲機(jī)Verilog項(xiàng)目設(shè)計(jì)報(bào)拔河游戲機(jī)Verilog項(xiàng)目設(shè)計(jì)報(bào)拔河游戲機(jī)xxx公司Verilog項(xiàng)目設(shè)計(jì)報(bào)拔河游戲機(jī)文件編號(hào)：文件日期：修訂次數(shù)：第1.0次更改批準(zhǔn)審核制定方案設(shè)計(jì)，管理制度為了掌握數(shù)字系統(tǒng)的設(shè)計(jì)方法，掌握硬件描述語言——VerilogHDL，掌握模塊化設(shè)計(jì)方法，掌握開發(fā)軟件的使用方法。選擇基于FPGA開發(fā)板設(shè)計(jì)的拔河游戲機(jī)，使用兩個(gè)按鍵進(jìn)行比賽，利用按鍵按下的快慢作為模擬的雙方選手拔河過程，led燈的變化決定繩子的位置，led燈到了一邊以后比賽終止，整個(gè)過程的難點(diǎn)在于，需要過濾信號(hào)，使按鍵產(chǎn)生的信號(hào)穩(wěn)定，所以程序中需要有按鍵消抖模塊，同時(shí)需標(biāo)識(shí)符來控制比賽的開始與結(jié)束。關(guān)鍵詞：verilog拔河比賽消抖模塊標(biāo)識(shí)符Inordertomasterthedesignmethodofdigitalsystem,wemustmasterthehardwaredescriptionlanguage--VerilogHDL,graspthemodulardesignmethodandmasterthewayofdevelopingsoftware.ChoiceTugofwargameFPGAdevelopmentboardbasedonthedesign,theuseoftwobuttongame,usingkeypressspeedasbothplayerstugofwarofsimulation,changeledlampdecidethepositionoftherope,LEDlightstothesideaftertheendgame,thedifficultyliesinthewholeprocess,needtofilterthesignal,thestablesignalgeneratedbythekeysso,theprocedurerequiresakeydebouncemodule,alsoneedtocontrolthegame'sidentifierandendstart.Keywords:Verilogtugshake-offmoduleidentifier.一、系統(tǒng)設(shè)計(jì)1.實(shí)驗(yàn)要求設(shè)計(jì)拔河游戲電路，用按鍵與LED表示輸入與輸出。（1）初始時(shí)，16個(gè)LED中間的兩個(gè)點(diǎn)亮，然后游戲雙方不停按動(dòng)按鍵，點(diǎn)亮的兩個(gè)LED向按動(dòng)按鍵慢的一方移動(dòng)；（2）每按動(dòng)一下按鍵，LED向?qū)Ψ揭苿?dòng)一格；（3）只要LED移動(dòng)到頭，游戲結(jié)束；（4）工作時(shí)鐘100Hz即可；（5）完成全部流程：設(shè)計(jì)規(guī)范文檔、模塊設(shè)計(jì)、代碼輸入、功能仿真、約束與綜合、布局布線、時(shí)序仿真、下載驗(yàn)證等。2.方案對(duì)比脈沖信號(hào)方案：在選定一定的時(shí)間周期內(nèi)，檢測(cè)按鍵A與按鍵B的產(chǎn)生的脈沖個(gè)數(shù)，進(jìn)行比較，若A的脈沖數(shù)量大于B，則Led向A方向移動(dòng)，反之則向B方向移動(dòng)，若相等則不動(dòng)。消抖模塊方案給所定按鍵兩個(gè)狀態(tài)，一個(gè)前狀態(tài)，一個(gè)后狀態(tài)，當(dāng)時(shí)鐘時(shí)鐘的脈沖沿來臨時(shí)，將按鍵狀態(tài)賦值給前狀態(tài)，設(shè)置定時(shí)器，當(dāng)計(jì)數(shù)計(jì)滿后，前狀態(tài)值賦給后狀態(tài)，按鍵輸出值為前狀態(tài)和后狀態(tài)的取反的并。此方案當(dāng)一直按住按鍵時(shí)，按鍵電平信號(hào)一直為高，取反后的變?yōu)榈?，可以避免一直按住而直接比賽結(jié)束的特殊情況。系統(tǒng)框圖譯碼模塊Led移動(dòng)比較模塊按鍵模塊消抖模塊時(shí)鐘分頻譯碼模塊Led移動(dòng)比較模塊按鍵模塊消抖模塊時(shí)鐘分頻由分頻后的時(shí)鐘信號(hào)模塊控制按鍵信號(hào)模塊，之后進(jìn)入比較模塊，若A的脈沖數(shù)大于B，則Led向A代表方向移動(dòng)，反之則向B代表方向移動(dòng)，若相等則不動(dòng)。由Led的位置決定使能端的開啟與關(guān)閉，若移動(dòng)至A或B的頂端，則使能端控制Led無法再移動(dòng)。4.代碼設(shè)計(jì)和說明（1）對(duì)于輸入端口輸出端口的定義，和寄存器，線網(wǎng)型變量的，以及計(jì)數(shù)常量的定義moduleproject_ba(Clk,Rst_n,KEY1,KEY2,LED);inputClk;inputRst_n;inputKEY1;inputKEY2;lk(Clk),.Rst_n(Rst_n),.KEY1(KEY1),.KEY2(KEY2),.LED(LED));initialbeginClk=0;endalways#(`clk_period/2)Clk=~Clk;initialbeginKEY1=0;KEY2=0;#(`clk_period*10);Rst_n=1;#(`clk_period*10);Rst_n=0;KEY1=1;KEY2=0;#(`clk_period*100);KEY1=1;KEY2=0;#(`clk_period*100);KEY1=1;KEY2=0;endendmodule2、仿真波形可以看到一直給Key1施加高電平時(shí)鐘信號(hào)，Led燈的高電平一直向1方向的led燈方向移動(dòng)，由此可得仿真成功。問題與分析在仿真成功以后生成比特流文件時(shí)一直顯示錯(cuò)誤無法成功，之后在請(qǐng)教其他同學(xué)以后，共同分析后發(fā)現(xiàn)，一開始設(shè)計(jì)中的數(shù)碼管模塊無法在結(jié)束后對(duì)應(yīng)顯示，于是便刪除了數(shù)碼管模塊，在led移動(dòng)到一端后便是游戲結(jié)束標(biāo)志。結(jié)果在分析出問題兵解決之后，將程序燒寫到fpga開發(fā)板上，設(shè)計(jì)的功能都能實(shí)現(xiàn)，于是上板驗(yàn)證也成功。一開始接觸這個(gè)課題的時(shí)候，不知道怎么下手，通過其他同學(xué)的講解以及查找資料基本了解了拔河游戲機(jī)的設(shè)計(jì)原理。通過這次課程設(shè)計(jì)，我更加感到理論和實(shí)際之間的差異很大。我也越來越強(qiáng)烈地感到要掌握一項(xiàng)技術(shù)，唯一的辦法也是最好的辦法就是實(shí)踐。只有通過實(shí)踐才能將書本上的知識(shí)應(yīng)用，也只有實(shí)踐才能發(fā)現(xiàn)很多問題，真正掌握知識(shí)，學(xué)以致用。雖然遇到的問題很多，但是同時(shí)得到很多有用的經(jīng)驗(yàn)。這些對(duì)于以后的學(xué)習(xí)和工作都有很大的幫助。[1]夏宇聞，Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程，北京航天航空大學(xué)出版社，2013[2]王金明，數(shù)字系統(tǒng)設(shè)計(jì)與VerilogHDL，北京電子工業(yè)出版社，2009[3]潘松，EDA技術(shù)實(shí)用教程，北京科學(xué)出版社，2009實(shí)物板級(jí)驗(yàn)證圖：1、左邊隊(duì)員勝利2、右邊隊(duì)員勝利3、清零重置源代碼module

project_ba(

Clk,Rst_n,KEY1,KEY2,

LED);

input

Clk;

input

Rst_n;

input

KEY1;

input

KEY2;

lk(Clk),.Rst_n(Rst_n),.KEY1(KEY1),.KEY2(KEY2),.LED(LED));initialbeginClk=0;endalways#(`clk_period/2)Clk=~Clk;initialbeginKEY1=0;KEY2=0;#(`clk_period*10);Rst_n=1;#(`clk_period*10);Rst_n=0;KEY1=1;KEY2=0;#(`clk_period*100);KEY1=1;KEY2=0;#(`clk_period*100);KEY1=1;KEY2=0;endendmodule管腳約束set_propertyIOSTANDARDLVCMOS33[get_ports{LED[15]}]set_propertyIOSTANDARDLVCMOS33[get_ports{LED[14]}]set_propertyIOSTANDARDLVCMOS33[get_ports{LED[13]}]set_propertyIOSTANDARDLVCMOS33[get_ports{LED[12]}]set_propertyIOSTANDARDLVCMOS33[get_ports{LED[11]}]set_propertyIOSTANDARDLVCMOS33[get_ports{LED[10]}]set_propertyIOSTANDARDLVCMOS33[get_ports{LED[9]}]set_propertyIOSTANDARDLVCMOS33[get_ports{LED[8]}]set_propertyIOSTANDARDLVCMOS33[get_ports{LED[7]}]set_propertyIOSTANDARDLVCMOS33[get_ports{LED[6]}]set_propertyIOSTANDARDLVCMOS33[get_ports{LED[5]}]set_propertyIOSTANDARDLVCMOS33[get_ports{LED[4]}]set_propertyIOSTANDARDLVCMOS33[get_ports{LED[3]}]set_propertyIOSTANDARDLVCMOS33[get_ports{LED[2]}]set_propertyIOSTANDARDLVCMOS33[get_ports{LED[1]}]set_propertyIOSTANDARDLVCMOS33[get_ports{LED[0]}]set_propertyPACKAGE_PINL1[get_ports{LED[15]}]set_propertyPACKAGE_PINP1[get_ports{LED[14]}]set_propertyPACKAGE_PINN3[get_ports{LED[13]}]set_propertyPACKAGE_PINP3[get_ports{LED[12]}]set_propertyPACKAGE_PINU3[get_ports{LED[11]}]set_propertyPACKAGE_PINW3[get_ports{LED[10]}]set_propertyPACKAGE_PINV3[get_ports{LED[9]}]set_propertyPACKAGE_PINV13[get_ports{LED[8]}]set_propertyPACKAGE_PINV14[get_ports{LED[7]}]set_propertyPACKAGE_PINU14[get_ports{LED[6]}]set_propertyPACKAGE_PINU15[get_ports{LED[5]}]set_propertyPACKAGE_PINW18[get_ports{LED[4]}]set_propertyPACKAGE_PINV19[get_ports{LED[3]}]set_propertyPACKAGE_PINU19[get_ports{LED[2]}]set_propertyPACKAGE_PINE19[get_ports{LED[1]}]set_propertyPACKAGE_PINU16[get_ports{LED[0]}]set_propertyPACKAGE_PINW5[get_portsClk]set_propertyPACKAGE_PINW19[get_portsKEY1]set_property