1、泉 州 師 范 學 院 畢業論文（設計） 題目 基于FPGA的數據采集系統電路設計物理與信息工程 學院 電子信息科學與技術 專業 2007 級學生姓名 學號 指導教師 職稱 講師 完成日期 2011年4月2日 教務處 制基于FPGA的數字采集系統電路設計泉州師范學院 電子信息科學與技術專業指導教師 講師【摘要】本文介紹了基于FPGA的數據采集系統電路的工作原理和設計過程。根據數據采集技術原理，以Altera公司的EP2C8Q208C8N芯片為核心器件，通過ADC0809采集數據，并用DAC0832輸出數據，在Quartus II平臺上，通過VHDL語言編程完成數據采集系統電路的軟件設計、編譯、

2、調試、仿真和下載，再與外圍硬件電路相結合調試，最終設計出數據采集系統電路。【關鍵詞】FPGA；Quartus II；VHDL；數據采集目錄 TOC o 1-3 h z u HYPERLINK l _Toc290586397 第一章 緒論 PAGEREF _Toc290586397 h 3 HYPERLINK l _Toc290586398 1.1 引言 PAGEREF _Toc290586398 h 3 HYPERLINK l _Toc290586399 1.2 EDA簡介 PAGEREF _Toc290586399 h 3 HYPERLINK l _Toc290586400 1.3 FPGA

3、簡介 PAGEREF _Toc290586400 h 3 HYPERLINK l _Toc290586401 1.4 VHDL語言簡介 PAGEREF _Toc290586401 h 3 HYPERLINK l _Toc290586402 1.5 Quartus II簡介 PAGEREF _Toc290586402 h 4 HYPERLINK l _Toc290586403 1.6 數據采集技術簡介 PAGEREF _Toc290586403 h 4 HYPERLINK l _Toc290586404 第二章 總體設計 PAGEREF _Toc290586404 h 4 HYPERLINK l

4、 _Toc290586405 2.1 硬件設計 PAGEREF _Toc290586405 h 4 HYPERLINK l _Toc290586406 2.1.1 線性電源模塊 PAGEREF _Toc290586406 h 4 HYPERLINK l _Toc290586407 2.1.2 數據采集模塊 PAGEREF _Toc290586407 h 6 HYPERLINK l _Toc290586408 2.1.3 數據輸出模塊 PAGEREF _Toc290586408 h 8 HYPERLINK l _Toc290586409 2.1.4 按鍵控制模塊 PAGEREF _Toc2905

5、86409 h 10 HYPERLINK l _Toc290586410 2.2 軟件設計 PAGEREF _Toc290586410 h 11 HYPERLINK l _Toc290586411 2.2.1 ADCINT設計 PAGEREF _Toc290586411 h 11 HYPERLINK l _Toc290586412 2.2.2 CNT10B設計 PAGEREF _Toc290586412 h 12 HYPERLINK l _Toc290586413 2.2.3 RAM8設計 PAGEREF _Toc290586413 h 12 HYPERLINK l _Toc290586414

6、 2.2.4時鐘控制設計 PAGEREF _Toc290586414 h 12 HYPERLINK l _Toc290586415 2.2.5系統頂層設計 PAGEREF _Toc290586415 h 13 HYPERLINK l _Toc290586416 第三章 系統軟硬件調試 PAGEREF _Toc290586416 h 14 HYPERLINK l _Toc290586417 結論 PAGEREF _Toc290586417 h 15 HYPERLINK l _Toc290586418 致謝 PAGEREF _Toc290586418 h 15 HYPERLINK l _Toc29

7、0586419 參考文獻 PAGEREF _Toc290586419 h 15 HYPERLINK l _Toc290586420 英文翻譯 PAGEREF _Toc290586420 h 17 HYPERLINK l _Toc290586421 附錄一 線性電源、FPGA外圍電路和FPGA最小系統連接口PCB PAGEREF _Toc290586421 h 18 HYPERLINK l _Toc290586422 附錄二 系統各模塊VHDL程序 PAGEREF _Toc290586422 h 19第一章 緒論1.1 引言隨著數字系統的發展，廣泛應用于各種學科領域及日常生活，微型計算機就是一個

8、典型的數學系統。但是它只能對輸入的數字信號進行處理，其輸出信號也是數字信號。而在工業檢測控制和生活中的許多物理量都是連續變化的模擬量，如溫度、壓力、流量、速度等,這些模擬量可以通過傳感器或換能器變成與之對應的電壓、電流或頻率等電模擬量。為了實現數字系統對這些電模擬量進行檢測、運算和控制，就需要一個模擬量與數字量之間的相互轉換的過程。即常常需要將模擬量轉換成數字量，簡稱為AD轉換，完成這種轉換的電路稱為模數轉換器，簡稱ADC。1.2 EDA簡介EDA，即電子設計自動化（Electronic Design Automation）的縮寫。它融合了大規模集成電路制造急速、ASIC測試和封裝技術、FPG

9、A/CPLD編程下載技術、自動測試技術、計算機輔助設計（CAD）、計算機輔助制造（CAM）、計算機輔助測試（CAT）和計算機輔助工程（CAE）設計的設計概念，為現代電子理論和設計的實現和發展提供了可能性1。EDA技術是一種綜合性學科，打破了軟件和硬件見的壁壘，把計算機的軟件技術與硬件技術、設計效率和產品性能結合在一起，它代表了電子設計技術和應用技術的發展方向。 EDA技術一般包括以下內容：1.大規模可編程邏輯器件；2.硬件描述語言；3.軟件開發工具；4.實驗開發系統2。1.3 FPGA簡介FPGA，即現場可編程門陣列（FieldProgrammable Gate Array）的縮寫。它是一種集

10、成度較高的器件，屬于復雜PLD。FPGA具有體系結構和邏輯單元靈活、集成度高以及適用范圍寬等特點，在產品研發和開發中具有很大的優勢。用FPGA做一些協議實現和邏輯控制，如果協議理解錯誤或者邏輯需要更改，不需要動PCB。另外，FPGA芯片是小批量系統提高系統集成度、可靠性的最佳選擇之一。目前FPGA的品種很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的FIEX系列等。本設計用的是Altera公司的EP2C8Q208C8N芯片，里面有68416個邏輯單元，并提供了622個可用的輸入/輸出引腳和1.1M比特的嵌入式寄存器。它提高了百分之六十的性能和降低了一半的功耗，而低成本和

11、優化特征使它為各種各樣的汽車、消費、通訊、視頻處理、測試與測量、和其他最終市場提供理想的解決方案3。1.4 VHDL語言簡介誕生于1983年的VHDL，是Very-High-Speed Integrated Circuit Hardware Description Language的簡稱，1987年底，VHDL被作為“IEEE標準1076”發布。VHDL不僅可以作為系統模擬的建模工具，而且可以作為電路系統的設計工具，能通過Quartus II把VHDL源碼自動轉化為基本邏輯元件連接圖，這極大的推進了電路自動設計4。VHDL能從多個層次對數字系統進行建模和描述，所以大大簡化了電路設計的任務，提高

12、了設計效率。1.5 Quartus II簡介由Altera提供的FPGA開發集成環境Quartus II，因為其運行速度快，界面統一，功能集中，易學易用等特點，迅速占領了市場5。Quartus II支持VHDL、Verilog的設計流程，提供了完整的多平臺設計環境，能滿足各種特定設計的需要，同時，它還具備仿真功能，因此給系統的軟硬件設計和調試帶來了很大的便利。1.6 數據采集技術簡介系統利用FPGA直接控制ADC0809對模擬信號進行采樣，將轉換好的8位二進制數據存儲到存儲器中，在完成對模擬信號一個或數個周期的采樣后，通過DAC0832的輸出端將數據讀取出來。第二章 總體設計2.1 硬件設計2

13、.1.1 線性電源模塊根據系統要求，需提供+12V、-12V、+5V的電源。因此我采用了濾波電容、防自激電容、LED燈及固定式三端穩壓器LM7905、LM7812和LM7912等器件搭建成能產生精度高、穩定度好的直流輸出電壓的線性電源電路。系統的線性電源電路部分原理圖如圖2.1所示：圖2.1 系統的線性電源模塊電路當電路接通后，如果LED燈亮起，則代表能產生出要求的電壓。為了實驗的攜帶方便，我另外再加上電源變壓器和整流電橋。在畫PCB的時候，用大面積覆銅，有助于美觀和節約實驗器材。實物如圖2.2所示：圖2.2系統的線性電源實物圖PCB圖見附錄一。2.1.2 數據采集模塊系統采用ADC0809進

14、行數據采集。ADC0809是逐次逼近式A/D轉化器，由8位A/D轉換器、8路多路開關以及微處理機兼容組成的控制邏輯的CMOS組件。ADC0809每進行一次比較，即決定數字碼中的以為碼的去留操作，需要8個時鐘的脈沖，而它是8位A/D轉換器，所以它完成一次轉換需要8*8=64個時鐘，這樣它的轉換時間為t=64*（1/f），f為時鐘頻率。系統用的時鐘為500KHz，所以ADC0809的轉換時間為128us6。因為采樣時需要滿足采樣定理，即采樣頻率需要大于等于輸入信號最高頻率的2倍，所以ADC0809能采樣的最高頻率為3906.25Hz。ADC0809的主要特性：1.分辨率為8位。2.具有轉換啟?？刂?/p>

15、端。3.單個+5V電源供電。4.模擬輸入電壓范圍0+5V，不需要零點和滿刻度校準。系統中由可調電位器提供。5.工作溫度范圍為-40+85攝氏度。6.低功耗，約15mW。它的內部邏輯結構如圖2.3所示：圖2.3 ADC0809內部邏輯結構ADC0809引腳排列如圖2.4所示：圖2.4 ADC0809引腳排列ADC0809為28引腳雙列直插式封裝，各引腳含義如下：IN0IN7：8位模擬量輸入引腳。D0D7：8位數字輸出量引腳。START：A/D轉換啟動信號輸入端。EOC：轉換結束信號輸出引腳，開始轉換時為低電平，當轉換結束時為高電平。OE：輸出允許控制端，用以打開三態數據輸出鎖存器。CLK：時鐘信

16、號輸入端。VCC：+5V工作電壓。VREF（）：參考電壓正端。GND：地。VREF（）：參考電壓負端。ALE：地址鎖存允許信號輸入端。ABC：地址輸入線。系統的數據采集模塊部分電路原理圖如圖2.5所示：圖2.5 系統數據采集模塊電路當ALE高電平有效時，因為ABC接的都是低電平，所以選擇的是IN0通道。當START為上跳沿時，所有內部寄存器清零；下跳沿時，開始A/D轉換；在轉換期間，START需保持低電平不變。而當EOC為高電平時，表明A/D轉換結束。當OE=1時，輸出轉換得來的數據；否則，輸出數據線呈高阻態。PCB圖見附錄一。2.1.3 數據輸出模塊系統采用的數據輸出為DAC0832。DAC

17、0832是8分辨率的D/A轉換集成芯片，由8位輸入鎖存器、8位DAC寄存器、8位D/A轉換電路及轉換控制電路構成。它因為價格低廉、接口簡單、轉換控制容易等優點，而得到了廣泛的應用7。DAC0832的主要參數有：1.分辨率為8位。2.轉換時間為1us。3.滿量程誤差為1LSB。4.參考電壓為-10+10V。5.供電電源為+5+15V。6.邏輯電平輸入與TTL兼容。它的內部邏輯結構如圖2.6所示：圖2.6 DAC0832內部邏輯結構DAC0832引腳排列如圖2.7所示：圖2.7DAC0832引腳排列CS：片選信號輸入線（選通數據鎖存器），低電平有效。WR1：數據鎖存器寫選通輸入線，負脈沖（脈寬應大

18、于500ns）有效。AGND：模擬信號地。D0D7：8位數據輸入線。VREF：基準電壓輸入線，范圍為-10V+10V。Rfb：反饋信號輸入線，可通過改變Rfb端外接電阻值來調整轉換滿量程精度。DGND：數字信號地。IOUT1：電流輸出端1，其值隨DAC寄存器的內容線性變化。IOUT2：電流輸出端2，其值與IOUT1值之和為一常數。XFER：數據傳輸控制信號輸入線，低電平有效。WR2：DAC寄存器選通輸入線，負脈沖（脈寬應大于500ns）有效。ILE：數據鎖存允許控制信號輸入線，高電平有效。VCC：電源輸入端，范圍為+5V+15V。本實驗用的是+5V。DAC0832的輸出放大和濾波電路采用TL0

19、82芯片搭建。TL082是一通用J-FET雙運算放大器。它的內部結構和引腳排列如圖2.8所示8：圖2.8 TL082內部結構和引腳排列TL082為8引腳雙列直插式封裝，各引腳含義如下：（1）Output 1輸出1；（2）Inverting input 1反向輸入1；（3）Non-inverting input 1正向輸入1；（4）Vcc-電源-12V；（5）Non-inverting input 2正向輸入2；（6）Inverting input 2反向輸入2；（7）Output 2輸出2；（8）Vcc+電源+12V。系統的數據輸出電路部分原理圖如圖2.9所示：圖2.9 系統數據輸出模塊電路2

20、.1.4 按鍵控制模塊系統采用兩個按鍵開關設計正/負電平輸入信號電路，作按鍵控制模塊。一個按鍵控制CLR，另一個按鍵控制WREN。兩個按鍵開關電路如圖2.10所示：圖2.10 系統按鍵控制模塊電路系統實物如圖2.11所示：圖2.11 系統實物圖在畫PCB的時候，用大面積覆銅，有助于美觀和節約實驗器材。系統PCB圖見附錄一。2.2 軟件設計2.2.1 ADCINT設計ADCINT是控制0809的采樣狀態機。由ADC0809驅動程序生成的原理圖如圖2.12所示：圖2.12 ADCINTADCINT仿真圖如圖2.13所示：圖2.13 ADCINT仿真圖2.2.2 CNT10B設計CNT10B中有一個

21、用于RAM的9位地址計數器，它的工作時鐘CLK0由WREN控制：當WREN=1時，CLK0=LOCK0，LOCK0來自于ADC0809采樣控制器，這時處于采樣允許階段，RAM的地址鎖存時鐘inclock=CLKOUT=LOCK0；這樣每當一個LOCK0的脈沖通過ADC0809時采到一個數據，并將它存入RAM中。當WREN=0時，采樣禁止，允許讀出RAM中的數據。把示波器接到DAC0832的輸出端就能看到波形。CNT10B原理圖如圖2.14所示：圖2.14 CNT10B2.2.3 RAM8設計RAM8是LAM_RAM，它有8位數據線和9位地址線。WREN是寫時能，高電平有效。RAM8原理圖如圖2

22、.15所示：圖2.15 RAM82.2.4時鐘控制設計由芯片EP2C8Q208C8N產生的20MHz的時鐘做輸入，經過分頻以后，一路輸出與芯片EP2C8Q208C8N的169引腳相連的500KHz的時鐘，另一路則輸出給ADC0809供電的10KHz的時鐘。時鐘控制原理圖如圖2.16所示：圖2.16 時鐘控制2.2.5系統頂層設計系統頂層原理框圖如圖2.17所示，圖中D為8位數據輸入，CLK為系統時鐘輸入信號頻率，由系統時鐘信號輸入電路控制。Q為RAM8的8位輸出，與DAC0832相接。圖2.17 系統頂層原理框圖系統頂層仿真圖如圖2.18所示：圖2.18 系統頂層仿真圖系統引腳鎖定示意圖如圖2

23、.19所示：圖2.19系統引腳連接圖系統各模塊VHDL程序見附錄二。第三章 系統軟硬件調試根據系統總體要求，把寫好的VHDL程序進行引腳鎖定，綜合，適配，編程下載，調試。將線性電源模塊、數據采集模塊、FPGA模塊、數據輸出模塊及按鍵控制模塊連接好，時鐘頻率由系統時鐘信號輸入電路提供，然后通過JTAG下載模式在線將生成的配置文件寫入芯片中，如圖3.1所示：圖3.1 程序下載通過反復調試、修改、功能驗證確認無誤后，用示波器探頭接DAC0832輸出端。測得的實驗數據見表1：表1 系統測試數據輸入波形的頻率輸出波形的頻率50.050Hz50.031 Hz99.630 Hz99.611 Hz113.77

24、 Hz113.40 Hz150.24 Hz150.29 Hz199.18 Hz199.22 Hz250.61 Hz250.53 Hz300.54 Hz300.59 Hz350.96 Hz351.03 Hz407.50 Hz407.40 Hz測得的數據范圍從50.050 Hz到407.50 Hz，平均相對誤差為0.0039，具有較高的精度，基本達到了設計要求。結論本設計從可編程邏輯器件（FPGA）著手，用VHDL語言，結合ADC0809、DAC0832、TL082等芯片實現了數據采集與輸出。首先通過對數據采集原理進行分析，總體上提出實現數據采集與輸出方案，通過CNT10B和RAM8等模塊的設計，

25、用FPGA實現了數據的采集與輸出，并完成了軟硬件設計和調試。其放大電路和濾波電路用的芯片是TL082，其放大倍數合適，低通濾波性能較好，輸出波形較為平滑。同時，設計中還存在一些不足之處，主要表現在以下幾個方面。第一，外圍電路的數據采集模塊不夠理想，成為影響波形輸出的主要因素，可以用更好的AD芯片。第二，濾波部分可以找到更合適的濾波器件，以提高波形的平滑度。第三，RAM8采用8位，針對輸出平坦度不夠的問題，可以通過軟硬件修正的方法來解決，可以擴充ROM的容量。致謝首先要感謝指導老師曾永西的嚴格指導和親切關懷，從一開始選題方向的指導，以及VHDL程序上的幫助，又提供了實驗室這么好的良好的設計環境和

26、條件，最終才使我能夠順利完成項目的設計，曾老師兢兢業業的工作精神、踏實真誠的處事態度也讓我受益匪淺。值此成文之際，我向曾老師表示衷心的感謝。同時也感謝同組的同學以及我們專業其他同學，此次設計的順利完成少不了你們的毫無保留幫助和傾盡全力的支持，在此我衷心感謝你們。由于自身水平有限，設計中難免存在一些不足之處，敬請各位老師批評指正。參考文獻1 潘松，黃繼業.EDA技術實用教程（第三版）M.北京：科學出版社，2006：1-22 趙曙光，郭萬有.可編程邏輯器件原理、開發與應用M.西安：電子科技大學出版社，2000：80-853 HYPERLINK :/ altera /literature/lit-c

27、yc2.jsp :/ altera /literature/lit-cyc2.jsp4 甘歷.VHDL應用與開發實踐M.北京：科技出版社，2003：50-515 徐志軍.大規?？删幊踢壿嬈骷捌鋺肕.成都：電子科技大學出版社，20006 程佩清.數字信號處理教程M.北京：清華大學出版社，20017 王金明.數字系統設計與 Verilog HDLM.北京：電子工業出版社，20018 UweMeyer-Baese.數字信號處理的FPGA實現M.北京：清華大學出版社，2002英文翻譯Digital acquisition system circuit based on FPGAPhysics an

28、d information engineering collegeElectronic information science and technology major 070303029 Borui Lifaculty adviser Yongxi Zeng lecturer【Abstract】: This paper introduces the working principle and design process of the data acquisition system circuit based on FPGA. According to the principle of da

29、ta collection technology, Altera company in EP2C8Q208C8N chip in for the core device, collect data by the ADC0809 output data by the DAC0832, through the VHDL language programming complete simple oscilloscope software design, compilation, debugging, simulation and download and peripheral hardware ci

30、rcuit, and combining the final design debugging, data acquisition system circuit in Quartus II platform.【key words】: FPGA；Quartus II；VHDL；data acquisition附錄一 線性電源、FPGA外圍電路和FPGA最小系統連接口PCB線性電源FPGA外圍電路和FPGA最小系統連接口附錄二 系統各模塊VHDL程序時鐘控制的VHDL源程序：library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_

31、arith.all; use ieee.std_logic_unsigned.all; entity clk_b is port(clk: in std_logic; clk500K,clk10K: out std_logic);end entity; architecture behave of clk_b is signal clk1,clk2: std_logic;signal temp1: integer range 0 to 49; signal temp2: integer range 0 to 2499;begin process(clk)-500kHZbeginif clkev

32、ent and clk=1 thentemp1=temp1+1;if temp1=24 thenclk1=not clk1;temp1=0;end if; end if;end process;process(clk)-10kHZbeginif clkevent and clk=1 thentemp2=temp2+1;if temp2=1249 thenclk2=not clk2;temp2=0;end if; end if;end process;clk500K = clk1; clk10K = clk2;end behave;ADCINT的VHDL源程序：LIBRARY IEEE;USE

33、IEEE.STD_LOGIC_1164.ALL;ENTITY ADCINT IS PORT(D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); -來自0809轉換好的8位數據CLK : IN STD_LOGIC; -狀態機工作時鐘EOC : IN STD_LOGIC; -轉換狀態指示，低電平表示正在轉換ALE : OUT STD_LOGIC; -8個模擬信號通道地址鎖存信號START : OUT STD_LOGIC; -轉換開始信號OE : OUT STD_LOGIC; -數據輸出3態控制信號ADDA : OUT STD_LOGIC; -信號通道最低位控制信號LOCK0

34、: OUT STD_LOGIC; -觀察數據鎖存時鐘Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); -8位數據輸出END ADCINT;ARCHITECTURE behav OF ADCINT ISTYPE states IS (st0, st1, st2, st3,st4) ; -定義各狀態子類型 SIGNAL current_state, next_state: states :=st0 ; SIGNAL REGL : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL LOCK : STD_LOGIC; - 轉換后數據輸出鎖存時鐘信號 B

35、EGINADDA = 0;-當ADDA=0，模擬信號進入通道IN0；當ADDA=1，則進入通道IN1Q = REGL; LOCK0 ALE=0;START=0;LOCK=0;OE=0; next_state ALE=1;START=1;LOCK=0;OE=0; next_state ALE=0;START=0;LOCK=0;OE=0; IF (EOC=1) THEN next_state = st3; -EOC=1表明轉換結束 ELSE next_state ALE=0;START=0;LOCK=0;OE=1; next_state ALE=0;START=0;LOCK=1;OE=1; nex

36、t_state next_state = st0; END CASE ; END PROCESS COM ; REG: PROCESS (CLK) BEGIN IF (CLKEVENT AND CLK=1) THEN current_state=next_state; END IF; END PROCESS REG ; - 由信號current_state將當前狀態值帶出此進程:REG LATCH1: PROCESS (LOCK) - 此進程中，在LOCK的上升沿，將轉換好的數據鎖入 BEGIN IF LOCK=1 AND LOCKEVENT THEN REGL = D ; END IF; E

37、ND PROCESS LATCH1 ; END behav;CNT10B的VHDL源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10B IS PORT (LOCK0,CLR : IN STD_LOGIC; CLK : IN STD_LOGIC; WE : IN STD_LOGIC; DOUT : OUT STD_LOGIC_VECTOR(8 DOWNTO 0); CLKOUT : OUT STD_LOGIC ); END CNT10B;ARCHITECTURE beh

38、av OF CNT10B IS SIGNAL CQI : STD_LOGIC_VECTOR(8 DOWNTO 0); SIGNAL CLK0 : STD_LOGIC;BEGINCLK0 = LOCK0 WHEN WE=1 ELSE CLK; PROCESS(CLK0,CLR,CQI) BEGIN IF CLR = 1 THEN CQI = 000000000; ELSIF CLK0EVENT AND CLK0 = 1 THEN CQI = CQI + 1; END IF; END PROCESS; DOUT = CQI; CLKOUT = CLK0;END behav;RAM8的VHDL源程序

39、：LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY lpm;USE lpm.all;ENTITY ram8 ISPORT(address: IN STD_LOGIC_VECTOR (8 DOWNTO 0);data: IN STD_LOGIC_VECTOR (7 DOWNTO 0);inclock: IN STD_LOGIC ;we: IN STD_LOGIC := 1;q: OUT STD_LOGIC_VECTOR (7 DOWNTO 0);END ram8;ARCHITECTURE SYN OF ram8 ISSIGNAL sub_wire0

40、: STD_LOGIC_VECTOR (7 DOWNTO 0);COMPONENT lpm_ram_dqGENERIC (intended_device_family: STRING;lpm_address_control: STRING;lpm_indata: STRING;lpm_outdata: STRING;lpm_type: STRING;lpm_width: NATURAL;lpm_widthad: NATURAL);PORT (address: IN STD_LOGIC_VECTOR (8 DOWNTO 0);inclock: IN STD_LOGIC ;q: OUT STD_L

41、OGIC_VECTOR (7 DOWNTO 0);data: IN STD_LOGIC_VECTOR (7 DOWNTO 0);we: IN STD_LOGIC );END COMPONENT;BEGINq ACEX1K,lpm_address_control = REGISTERED,lpm_indata = REGISTERED,lpm_outdata = UNREGISTERED,lpm_type = LPM_RAM_DQ,lpm_width = 8,lpm_widthad = 9)PORT MAP (address = address,inclock = inclock,data =

42、data,we = we,q = sub_wire0);END SYN;原文已完。下文為附加文檔，如不需要，下載后可以編輯刪除，謝謝！施工組織設計本施工組織設計是本著“一流的質量、一流的工期、科學管理”來進行編制的。編制時，我公司技術發展部、質檢科以及項目部經過精心研究、合理組織、充分利用先進工藝，特制定本施工組織設計。工程概況：西夏建材城生活區27#、30#住宅樓位于銀川市新市區，橡膠廠對面。本工程由寧夏燕寶房地產開發開發，銀川市規劃建筑設計院設計。本工程耐火等級二級，屋面防水等級三級，地震防烈度為8度，設計使用年限50年。本工程建筑面積:27#樓3824.75m2;30#樓3824.75

43、m2。室內地坪0.00以絕對標高1110.5 m為準，總長27#樓47.28m；30#樓47.28 m?？倢?7#樓14.26m；30#樓14.26 m。設計室外地坪至檐口高度18.6 00m，呈長方形布置，東西向，三個單元。本工程設計屋面為坡屋面防水采用防水涂料。外墻水泥砂漿抹面，外刷淺灰色墻漆。內墻面除衛生間200300瓷磚，高到頂外，其余均水泥砂槳罩面，刮二遍膩子；樓梯間內墻采用50厚膠粉聚苯顆粒保溫。地面除衛生間200200防滑地磚，樓梯間50厚細石砼1：1水泥砂漿壓光外，其余均采用50厚豆石砼毛地面。樓梯間單元門采用樓宇對講門，臥室門、衛生間門采用木門，進戶門采用保溫防盜門。本工程窗

44、均采用塑鋼單框雙玻窗，開啟窗均加紗扇。本工程設計為節能型住宅，外墻均貼保溫板。本工程設計為磚混結構，共六層。基礎采用C30鋼筋砼條形基礎，上砌MU30毛石基礎，砂漿采用M10水泥砂漿。一、二、三、四層墻體采用M10混合砂漿砌筑MU15多孔磚；五層以上采用M7.5混合砂漿砌筑MU15多孔磚。本工程結構中使用主要材料：鋼材： = 1 * ROMAN I級鋼， = 2 * ROMAN II級鋼；砼：基礎墊層C10，基礎底板、地圈梁、基礎構造柱均采用C30，其余均C20。本工程設計給水管采用PPR塑料管，熱熔連接；排水管采用UPVC硬聚氯乙烯管，粘接；給水管道安裝除立管及安裝IC卡水表的管段明設計外，

45、其余均暗設。本工程設計采暖為鋼制高頻焊翅片管散熱器。本工程設計照明電源采用BV2.5銅芯線，插座電源等采用BV4銅芯線；除客廳為吸頂燈外，其余均采用座燈。施工部署及進度計劃1、工期安排本工程合同計劃開工日期：2004年8月21日，竣工日期：2005年7月10日，合同工期315天。計劃2004年9月15日前完成基礎工程，2004年12月30日完成主體結構工程，2005年6月20日完成裝修工種，安裝工程穿插進行，于2005年7月1日前完成。具體進度計劃詳見附圖1（施工進度計劃）。2、施工順序 = 1 * GB2 基礎工程工程定位線（驗線）挖坑釬探（驗坑）砂礫墊層的施工基礎砼墊層刷環保瀝青 基礎放線

46、（預檢）砼條形基礎刷環保瀝青 毛石基礎的砌筑構造柱砼地圈梁地溝回填工。 = 2 * GB2 結構工程結構定位放線（預檢）構造柱鋼筋綁扎、定位（隱檢）磚墻砌筑（50cm線找平、預檢）柱梁、頂板支模（預檢）梁板鋼筋綁扎（隱檢、開盤申請）砼澆筑下一層結構定位放線重復上述施工工序直至頂。 = 3 * GB2 內裝修工程門窗框安裝室內墻面抹灰樓地面門窗安裝、油漆五金安裝、內部清理通水通電、竣工。 = 4 * GB2 外裝修工程外裝修工程遵循先上后下原則，屋面工程（包括煙道、透氣孔、壓頂、找平層）結束后，進行大面積裝飾，塑鋼門窗在裝修中逐步插入。施工準備現場道路本工程北靠北京西路，南臨規劃道路，交通較為方

47、便。場內道路采用級配砂石鋪墊，壓路機壓。機械準備 = 1 * GB2 設2臺攪拌機，2臺水泵。 = 2 * GB2 現場設鋼筋切斷機1臺，調直機1臺，電焊機2臺，1臺對焊機。 = 3 * GB2 現場設木工鋸，木工刨各1臺。 = 4 * GB2 回填期間設打夯機2臺。 = 5 * GB2 現場設塔吊2臺。3、施工用電施工用電已由建設單位引入現場；根據工程特點，設總配電箱1個，塔吊、攪抖站、攪拌機、切斷機、調直機、對焊機、木工棚、樓層用電、生活區各配置配電箱1個；電源均采用三相五線制；各分支均采用鋼管埋地；各種機械均設置接零、接地保護。具體配電箱位置詳見總施工平面圖。施工用水施工用水采用深井水自

48、來水，并砌筑一蓄水池進行蓄水。樓層用水采用鋼管焊接給水管，每層留一出水口；給水管不置蓄水池內，由潛水泵進行送水。生活用水生活用水采用自來水。勞動力安排 = 1 * GB2 結構期間：瓦工40人；鋼筋工15人；木工15人；放線工2人；材料1人；機工4人；電工2人；水暖工2人；架子工8人；電焊工2人；壯工20人。 = 2 * GB2 裝修期間抹灰工60人；木工4人；油工8人；電工6人；水暖工10人。四、主要施工方法1、施工測量放線 = 1 * GB2 施工測量基本要求A、西夏建材城生活區17#、30#住宅樓定位依據：西夏建材城生活區工程總體規劃圖，北京路、規劃道路永久性定位B、根據工程特點及建筑工

49、程施工測量規程DBI012195，4、3、2條，此工程設置精度等級為二級，測角中誤差12，邊長相對誤差1/15000。C、根據施工組織設計中進度控制測量工作進度，明確對工程服務，對工程進度負責的工作目的。 = 2 * GB2 工程定位A、根據工程特點，平面布置和定位原則，設置一橫一縱兩條主控線即27#樓：（A）軸線和（1）軸線；30#樓：（A）軸線和（1）軸線。根據主軸線設置兩條次軸線即27#樓：（H）軸線和（27）軸線；30#樓：（H）軸線和（27）軸線。 B、主、次控軸線定位時均布置引樁，引樁采用木樁，后砌一水泥砂漿磚墩；并將軸線標注在四周永久性建筑物或構造物上，施測完成后報建設單位、監理

50、單位確認后另以妥善保護。C、控軸線沿結構逐層彈在墻上，用以控制樓層定位。D、水準點：建設單位給定準點，建筑物0.00相當于絕對標高1110.500m。 = 3 * GB2 基礎測量A、在開挖前，基坑根據平面布置，軸線控制樁為基準定出基坑長、寬度，作為拉小線的依據；根據結構要求，條基外側1100mm為砂礫墊層邊，考慮放坡，撒上白灰線，進行開挖。B、在墊層上進行基礎定位放線前，以建筑物平面控制線為準，校測建筑物軸線控制樁無誤后，再用經緯儀以正倒鏡挑直法直接投測各軸線。C、標高由水準點引測至坑底。 = 4 * GB2 結構施工測量A、首層放線驗收后，主控軸一引至外墻立面上，作為以上務層主軸線豎身高以

51、測的基準。B、施工層放線時，應在結構平面上校投測軸線，閉合后再測設細部尺寸和邊線。C、標高豎向傳遞設置3個標高點，以其平均點引測水平線折平時，盡量將水準儀安置在測點范圍內中心位置，進行測設。2、基坑開挖本工種設計地基換工，夯填砂礫墊層1100mm；根據此特點，采用機械大開挖，留200mm厚進行挖工、鏟平。開挖時，根據現場實際土質，按規范要求1:0.33放坡，反鏟挖掘機挖土。開挖出的土，根據現場實際情況，盡量留足需用的好土，多余土方挖出，避免二次搬運。人工開挖時，由技術員抄平好水平控制小木樁，用方鏟鏟平。挖掘機挖土應該從上而下施工，禁止采用挖空底腳的操作方法。機械挖土,先發出信號，挖土的時候，挖

52、掘機操作范圍內，不許進行其他工作，裝土的時候，任何人都不能停留在裝土車上。3、砌筑工程 = 1 * GB2 材料磚：MU15多孔磚，毛石基礎采用MU30毛石。砂漿：0.00以下采用M10水泥砂漿，一、二、三、四層采用M10混合砂漿，五層以上采用M7.5混合砂漿。 = 2 * GB2 砌筑要求A、開工前由工長對所管轄班組下發技術交底。B、砌筑前應提前澆水濕潤磚塊，水率保持在1015。C、砌筑采用滿鋪滿擠“三一砌筑法“，要求灰漿飽滿，灰縫812mm。D、外墻轉角處應同時砌筑，內外墻交接處必須留斜槎，槎子長度不小于墻體高度的2/3，槎子必須平直、通順。E、隔墻與墻不同時砌筑又不留成斜槎時可于墻中引出

53、陽槎或在墻的灰縫中預埋拉結筋，每道不少于2根。F、接槎時必須將表面清理干凈，澆水濕潤，填實砂漿，保持灰縫平直。G、磚墻按圖紙要求每50mm設置26鋼筋與構造柱拉結，具體要求見結構總說明。H、施工時需留置臨時洞口，其側邊離交接處的墻面不少于500mm，頂部設邊梁。4、鋼筋工程 = 1 * GB2 凡進場鋼筋須具備材質證明，原材料須取樣試驗，經復試合格后方可使用。 = 2 * GB2 鋼筋綁扎前應仔細對照圖紙進行翻樣，根據翻樣配料，施工前由工長對所管轄班組下發技術交底，準備施工工具，做好施工的準備工作。 = 3 * GB2 板中受力鋼筋搭接， = 1 * ROMAN I級鋼30d， = 2 * R

54、OMAN II級鋼40d，搭接位置：上部鋼筋在跨中1/3范圍內，下部鋼筋在支座1/3范圍內。 = 4 * GB2 鋼筋保護層：基礎40mm，柱、梁30mm，板20mm。保護層采用50mm50mm的水泥砂漿塊。板上部鋼筋用馬凳按梅花狀支起。 = 5 * GB2 所有鋼筋綁扎，須填寫隱檢記錄，質評資料及目檢記錄，驗收合格后方可進行下道工序。5、砼工程 = 1 * GB2 水泥進場后須做復試，經復試合格后由試驗室下達配合比。施工中嚴格掌握各種材料的用量，并在攪拌機前進行標識，注明每立方米、每盤用量。同時攪拌時，須車車進磅，做好記錄。 = 2 * GB2 澆筑前，對模板內雜物及油污、泥土清理干凈。 =

55、 3 * GB2 投料順序：石子水泥砂子。 = 4 * GB2 本工程均采用插入式振搗器，一次澆筑厚度不宜超過振搗器作用部分長度的1.25倍，搗實砼的移動間距不宜大于振搗器作用半徑的1.5倍。 = 5 * GB2 砼澆筑后1晝夜澆水養護，養護期不少于7d，砼強度未達到1.2MPa之前不得上人作業。6、模板工程 = 1 * GB2 本工程模板采用鋼木混合模板。模板支搭的標高、截面尺寸、平整度、垂直度應達到質量驗收標準，以滿足其鋼度，穩定性要求。 = 2 * GB2 模板支撐應牢固可靠，安裝進程中須有防傾覆的臨時固定措施。 = 3 * GB2 本工程選用851脫模劑，每拆除一次模板經清理后涂刷脫模

56、劑，再重新組裝，以保證砼的外觀質量。架子工程 = 1 * GB2 本工程采用雙排架子防護，外設立桿距墻2m，里皮距墻50cm，立桿間距1.5m，順水間距1.2m，間距不大于1m。 = 2 * GB2 架子底部夯實，墊木板，綁掃地桿。 = 3 * GB2 為加強架子的穩定性，每七根立桿間設十字蓋，斜桿與地面夾角60o。 = 4 * GB2 為防止腳平架外傾，與結構采用鋼性拉接，拉接點間距附和“垂四平六“的原則。 = 5 * GB2 外防護架用閉目式安全網進行封閉，兩平網塔接和網下口必須綁孔緊密。 = 6 * GB2 結構架子高出作業層1m，每步架子滿鋪腳手板，要求嚴密牢固并嚴禁探頭板。裝飾工程裝

57、飾工程施工前，要組織質監部門、建設、設計、施工單位四方參加的主體結構工程核驗收，對已完全體分部工程進行全面檢查、發現問題及時處理，清除隱患，并做好裝飾前材料、機具及技術準備工作。1、根據預算所需材料數量，提出材料進場日期，在不影響施工用料的原則下，盡量減少施工用地，按照供料計劃分期分批組織材料進場。2、將墻面找方垂直線，清理基層，然后沖筋，按照圖紙要求，分層找平垂直，陰陽角度方正，然后拉線作灰餅。底子灰應粘結牢固，并用刮杠刮平，木抹子抹平。3、罩面應均勻一致，并應在終凝前刮平壓光，上三遍灰抹子。4、油漆、涂料施工：油漆工程施工時，施工環境應清潔干凈，待抹灰、樓地面工程全部完工后方可施工，油漆涂

58、刷前被涂物的表面必須干燥、清潔，刷漆時要多刷多理不流墜，達到薄厚均勻，色調一致，表面光亮。墻面涂料基層要求現整，對縫隙微小孔洞，要用膩子找平，并用砂紙磨平。為了使顏色一致，應使用同一配合比的涂料，使用時涂料攪勻，方可涂刷，接槎外留在陰陽角外必須保證涂層均勻一致表面不顯刷紋。樓地面工程樓地面工程只作50厚豆石砼墊層。做墊層必須先沖筋后做墊層，其平整度要控制在4mm以內，加強養護45天后，才能進行上層施工。10、層面工程1、屋面保溫層及找平層必須符合設計要求，防水采用防水卷材。2、做水泥砂漿找平層表面應平整壓光，屋面與女兒墻交接處抹成R150mm圓角。3、本工程屋面材料防水，專業性強，為保證質量，

59、我們請專業人員作防水層。4、原材料在使用前經化驗合格后才能使用，不合格材料嚴禁使用。11、水、暖、電安裝工程 = 1 * GB2 管道安裝應選用合格的產品，并按設計放線，坡度值及坡向應符合圖紙和規范要求。 = 2 * GB2 水、暖安裝前做單項試壓，完畢后做通、閉水后試驗和打壓試驗，衛生間閉水試驗不少于24小時。 = 3 * GB2 電預埋管路宜沿最近線路敷設，應盡量減少彎曲，用線管的彎曲絲接套絲，折扁裂縫焊接，管口應套絲用堵頭堵塞。油漆防腐等均符合圖紙各施工規范及質量評定標準。 = 4 * GB2 燈具、插座、開關等器具安裝，其標高位置應符合設計要求，表面應平直潔凈方正。 = 5 * GB2

60、 燈具、插座、開關等器具必須選用合格產品，不合格產品嚴禁使用。 = 6 * GB2 做好各種絕緣接地電阻的測試和系統調整記錄，檢查配線的組序一定要符合設計要求。五、預防質量通病之措施本工程按優質工程進行管理與控制，其優質工程的目標體系與創優質工程的保證措施在本工程施工組織設計中做了詳述。本措施不再述。創優質工程除對各分部、分項、工序工程施工中，精心操作，一絲不茍、高標準嚴要求作業外，關鍵是防止質量通病。為此，提出防止通病的作業措施如下：1、磚墻砌體組砌方法： = 1 * GB2 、組砌方法：一順一丁組砌，由于這種方法有較多的丁磚，加強了在墻體厚度方向的連結，砌體的抗壓強度要高一些。 = 2 *