1、第11章 PLD及VHDL語言 隨著電子技術的發展，日趨完善的ASIC（專用集成電路）技術使數字系統的設計可以直接面向用戶需求，根據系統行為和功能要求，自上而下地完成描述、綜合、優化和仿真，直接生成器件。 由于任意一個組合邏輯都可以用“與-或”表達式來描述，因此出現了可編程邏輯器件(Programmabel Logic Device，簡稱PLD)。典型的PLD由一個“與”門陣列和一個“或”門陣列組成，能以乘積的形式完成大量的組合邏輯功能，但由于其結構過于簡單，只能實現規模較小的電路。 由于PLD只能實現規模較小的電路，為了彌補它的不足，Altera 和Xilinx分別推出了CPLD（Compl

2、ex Programmabel Logic Device ）和FPGA（Field Programmabel Gate Array）。它們都具有體系結構和邏輯單元靈活、集成度高及適用范圍廣等特點，兼容了PLD和通用門陣列的優點，可實現較大規模的電路設計以及實時在線檢查和靈活編程。 第11章 PLD及VHDL語言 常見的可編程邏輯器件有FPGA、CPLD、EPLD、GAL、PAL、PLA、和PROM等。從結構上可將其分為兩大類： PLD：通過改變內部電路的邏輯功能來編程。 FPGA：通過改變內部連線的布線來編程。從集成密度上又可以分成低密度可編程邏輯器件（LDPLD）和高密度可編程邏輯器件(HD

3、PLD)。11.2 PLD的設計步驟 通常情況下，PLD的設計包括以下步驟：(1) 選擇合適的語法類型；(2) 創建源文件；(3) 陳述方程式；(4) 選擇目標器件；(5) 定義管腳；(6) 編輯源文件。第11章 PLD及VHDL語言 11.3 VHDL語言簡介 VHDL(VHSIC Hardware Decription Language)中VHSIC(Very High Speed Integrated Circuit)是電子設計自動化的關鍵技術之一，是要求用形式化方法來描述硬件系統。VHDL適應了這種要求。電子系統VHDL的設計描述等級分為以下四個等級：（1）行為級（2）RTL級（Reg

4、ister transfer level）（3）邏輯門級（4）版圖級第11章 PLD及VHDL語言VHDL描述硬件實體的結構如下圖11-1所示。 Entity(實體）Architecture 1（結構體）Architecture Nprocess(進程結構) block(塊結 構）subprograms(子程序) procedure（過程） function(函數）圖11-1 VHDL描述硬件實體的結構第11章 PLD及VHDL語言 VHDL程序包括實體（Entity）、結構體（Architecture）、配置（Configuration）、包集合（Package）和庫（Library）五個部

5、分。其中前4個部分是可分別編譯的源設計單元。一個完整的VHDL設計項目至少包括一個實體和結構體的定義。實體用于描述設計系統的外部接口信號，結構體用于描述系統的行為、系統數據的流程或系統組織結構形式。設計實體是VHDL程序的基本單元，是電子系統的抽象。簡單的實體可以是一個與門電路，復雜的實體可以是一個微處理器或一個數字系統。下面我們以半全加器的VHDL描述為例，介紹VHDL語言中的要素。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNE.ALL;第11章 PLD及VHDL語言ENTITY h_adder ISPO

6、RT(a,b: IN STD_LOGIC;co,so：OUT STD_LOGIC );END ENTITY h_adder;ARCHITECTURE fh1 OF h_adder IS SIGNAL abc: STD_LOGIC_VECTOR(1 DOWNTO 0);BEGIN abcso=0; coso=1; coso=1; coso=0; coNULL;END CASS;END PROCESS;END ARCHITECTURE fh1;第11章 PLD及VHDL語言 設計實體用ENTITY來標識，結構體由ARCHITECTURE來標識。系統設計中的實體提供該設計系統的公共信息，結構體定義了

7、各個模塊的操作特性。一個設計實例必須包括一個結構體，也可以是多個結構體。1. 實體實體作為一個設計實體的組成部分，其功能是對這個設計實體與外部電路進行接口描述，實體是設計體的表層設計單元，說明部分規定了設計單元的輸入輸出接口信號或引腳，它是設計實體對外的一個通信界面。實體的一般格式為： ENTITY 實體名 IS GENERIC (類型表); PORT (端口表); BEGIN實體語句部分;END ENTITY 實體名;第11章 PLD及VHDL語言2. 端口說明端口說明是對設計實體與外部接口的描述，是設計實體和外部環境動態通信的通道，其功能對應于電路符號的引腳，其中包括對每一接口的輸入輸出模

8、式和數據類型的定義。端口說明的一般格式為：PORT(端口名：端口方向 數據類型； . . . 端口名：端口方向 數據類型;) 其中方向有: IN 、OUT、INOUT、BUFFER和LINKAGE 。IN 信號只能被引用，不能被賦值；OUT 信號只能被賦值,不能被引用；BUFFER 信號可以被引用；也可以被賦值。也就是說IN 不可以出現在= 或 : = 的左邊；OUT不可以出現在= 或 : = 的右邊；BUFFER可以出現在= 或 : = 的兩邊。第11章 PLD及VHDL語言例如： 端口說明只是定義了實體的接口的輸入輸出模式和數據類型，其內部結構將由Architecture（結構體）來描述第

9、11章 PLD及VHDL語言3. 結構體結構體是實體所定義的設計實體的一部分。結構體描述設計實體的內部結構和外部設計實體端口間的邏輯關系。結構體由以下部分組成：(1) 對數據類型、常數、信號、子程序和元器件等元素的說明部分。(2) 描述實體邏輯行為的、以各種不同的描述風格表達的功能描述語句。(3) 以元器件例化語句為特征的外部元件端口間的連接。結構體的一般格式為： ARCHITECTURE 結構體名 OF 實體名 IS 定義語句，內部信號，常數，數據類型，函數定義 BEGIN 并行處理語句和block、process、function、procedureEND 結構體名;第11章 PLD及VH

10、DL語言例如： 4.庫 庫是數據的集合。內含各類包定義、實體、構造體等。當您的VHDL文件被編譯后，編譯的結果儲存在特定的目錄下，這個目錄的邏輯名稱即Library，此目錄下的內容亦即是這個Library的內容。STD庫是VHDL的標準庫。IEEE庫是VHDL的標準庫的擴展第11章 PLD及VHDL語言5.Package（包集合） Package屬于庫結構的一個層次，存放信號定義、常數定義、數據類型、元件語句、函數定義和過程定義。Package Body 具有獨立對端口(port)的package。configuration（配置）描述層與層之間的連接關系以及實體與構造體之間關系。 對于VHDL對象、操作符、數據類型以及順序語句等，這里就不多介紹了。讀者可以參考相關書籍進行學習。第11章 PLD及VHDL語言11.4