1、數字電路中的時序問題本章主要內容v時鐘偏差和抖動對性能和功能的影響v其他時序方法v同步問題v時鐘產生引言v所有時序的共同特征：如果要使電路正確工作就必須嚴格執行預先明確定義好的開關事件的順序。v同步系統方法，即采用全局分布的周期性同步信號(即全局時鐘信號)使系統中所有存儲單元同時更新。v電路的功能性是通過對時鐘信號的產生以及它們在遍布整個芯片的存儲單元上的分布實行某些嚴格的限定來保證的，違背這些限定常常會使功能出錯。v時序方法分為兩類：同步時鐘偏差（空間）和時間抖動（時間） 異步不需要全局分布時鐘故避免時鐘的不確定性1.數字系統的時序分類v信號根據它們與本地時鐘的關系來分類：v只在預先決定的時

2、間周期上發生翻轉的信號相對于系統時鐘可分為同步的、中等同步的或近似同步的。v可以在任意時間發生翻轉的信號稱異步信號同步互連v一個同步信號具有與本地時鐘完全相同的頻率并與該時鐘保持一個已知的固定相位差。Combina t io n alLogicR1R2CinCoutOutInCLK中等同步互連v一個中等同步信號不僅與本地時鐘具有同樣的頻率，而且相對于該時鐘具有未知的相位差近似同步互連v一個近似同步信號是一個頻率與本地時鐘頻率名義上相同但其真正頻率卻稍有不同的信號。這會使相位差隨時間漂移。當兩個相互作用的模塊具有由各自的晶體振蕩器產生的獨立時鐘時，就很容易發生這一現象。由于被傳送的信號可能以與本

3、地時鐘不同的速率到達接收模塊，所以需要運用緩沖技術以保證能接收到所有的數據，通常近似同步互連只發生在包含長距離通信的分布系統中，這是因為芯片級甚至板級電路一般都使用同一個振蕩器來產生本地時鐘。異步互連v異步信號可以在任何時候隨意變化，并且它們不服從任何本地的時鐘。因此，把這些隨意的變化映射到一個同步的數據流中并不容易。通過檢測這些變化并將等待時間引入到與本地時鐘同步的數據流中就可以同步異步信號、然而，一個更加自然地處理異步信號的方法就是去掉本地時鐘并采用自定時的異步設計方法。在這一方法中，模塊之間的通信由握手協議控制它保證了正確的操作次序。異步設計的優點在于計算以邏輯塊的本地速度進行，而且只要

4、有了合法數據，邏輯塊就能隨時進行計算。這一方法不需要解決時鐘的偏差問題，且是一種非常模塊化的方法，即塊與塊之間的相互作用只是簡單地通過一握手過程來完成。但是，這些協議增加了電路的復雜性以及通信開銷，而這會影響性能。2.同步設計v同步設計原理v寄存器的“污染”或最小延時( )和最大傳播延時( )v寄存器的建立時間( )和維持時間( )。v組合邏輯的污染延時( )和最大延時( )：v時鐘CLK1和CLK2 的上升沿相對于全局參照時鐘的位置(分別CLK1和CLK2 )logictcd,qct qct sutholdtcdlogic,tlogictv在理想情況下，Tclk1=Tclk2，因此這一時序電

5、路要求的最小時鐘周期僅取決于最壞情況的傳播延時。周期必須足夠長，以便在時鐘的下一個上升沿之前數據能夠傳播通過寄存器和邏輯并在目標寄存器處建立起來(滿足建立時間要求)。正如在第7章中所見，這一約束由以下表達式給出：v v與此同時，目標寄存器的維持時間必須小于通過邏想網絡的最小傳播延時。v缺點：上述分析多少有點簡單化因為時鐘水遠也不會是理想的。實際上不同的時鐘事件既不是理想周期性的也不是完全同步的。由于工藝和環境的變化，時鐘信號同時會在空間和時間上發生偏差，這會導致性能下降或電路出錯 v時鐘偏差v在一個IC上i和j之間的時鐘偏差為 這里ti和tj是該時鐘上升沿相對于參照時鐘的位置。考慮圖10.5中

6、在寄存器Rl和R2之間傳送數據。根據布線方向和時鐘源的位置，時鐘偏差可以有正有負。圖106顯示的是正偏差情況下的時序圖。如圖所示，在第二個寄存器處時鐘上升沿延遲了一個正的 ： jittj , i v 時鐘偏差是由時鐘路徑的靜態不匹配以及時鐘在負載上的差異造成的。根據定義，各個周期的偏差是相同的。這就是說，如果在一個周期CLK2落后于CLK1一個 ，那么在下一個周期它也將落后同一數量。需要注意的是時鐘偏差并不造成時鐘周期的變化，造成的只是相位的偏移。v時鐘偏差現象無論對時序系統的性能還是功能都有很大的影響。首先，考慮時鐘偏差對性能的影響。從圖10.6中可以看到，由R1在邊沿處采樣的一個新輸入將傳

7、播通過組合邏輯并被R2在邊沿處采樣。如果時鐘偏差為正，那么信號由R1傳播到R2的可用時間就增加了一個時鐘偏差值 。組合邏輯的輸出必須在CLK2上升沿(點)的一個建立時問之前有效。于是對這一最小時鐘周期的約束就可以推導如下： v這一公式提示我們時鐘偏差實際上具有改善電路性能的可能。也就是電路可靠工作所要求的最小時鐘周期隨時鐘偏差的增加而減小!這的確沒錯，但可惜的是，增加偏差會使電路對競爭情況更加敏感，而這有可能危及整個時序系統的正確工作v這一點可以用以下的例子來說明：再次假設輸入In在CLK1的上升沿(即邊沿)處被采樣進入R1。R1輸出端的新數據傳播通過組合邏輯并且應當在CLK2的邊沿之前有效。

8、然而，如果組合邏輯塊的最小延時很小，那么R2的輸入就有可能在時鐘邊沿之前改變導致求值出錯。為了避免競爭，我們必須保證通過寄存器和邏輯的最小傳播延時足夠長，以使R2的輸入在邊沿之后的一段維持時間內保持有效。這一約束可以用公式表示成：v 圖107顯示的是 0-這相當于時鐘布線的方向與數據通過流水線的方向一致見圖10.8(a).在這種情形下，時鐘偏差應嚴格控制并滿足公式(10.4)。如果不能滿足達一約束，那么無論什么樣的時鐘周期電路都會出錯。降低一個邊沿觸發電路的時鐘頻率并不能幫助解決時鐘偏差問題！所以在設計時必須滿足對維持時間的約束。反之，正如公式（10.3）所示，正偏差能夠增加電路的數據通過量。

9、即時鐘周期可以縮短f，但這一改進的范圍是有限的，因為較大的f值很快就會導致違反公式（10.4）v0-當時鐘布線與數據的方向相反見圖10.8(b)，時鐘偏差為負值并顯著提高了抗競爭的能力；如果維持時間是0或負值，競爭就可以被消除，因此以上公式可以無條件成立！所以在與數據相反的方向上布時鐘線可以避免出錯，但會降低電路的性能。 R1In(a) Pos it i v e s kewCombina t io n alLogicDQtCLK1CLKdelaytCLK2R2DQCombina t io n alLogictCLK3R3 DQdelayR1In(b) Neg a t i v e s kewCo

10、mbina t io n alLogicDQtCLK1delaytCLK2R2DQCombina t io n alLogictCLK3R3 DQdelayCLKv遺憾的是，由于在一般的邏輯電路中數據可以在兩個方向上流動（如具有反饋的電路），所以這種消除競爭的方法并不總能奏效，下圖顯示的是根據數據傳送的方向時鐘偏差值可正可負。這種情況下，涉及者必須考慮最壞情況下的時鐘偏差。v時鐘抖動v時鐘抖動是指在芯片的某一個給定點上時鐘周期發生暫時的變化，即時鐘周期在每個不同的周期上可以縮短或延長，是一個平均值為0 的隨機變量。v絕對抖動（ ）是指在某一個給定位置處的一個時鐘邊沿相對于理想的周期性參照時鐘邊

11、沿在最壞情形下的變化（絕對值）v周期至周期抖動（ ）一般是指單個時鐘周期相對于理想的參照時鐘的時變偏離v在一個給定的空間位置i，jittertjitterTv抖動直接影響時序系統的性能。圖10.11顯示的了一個名義時鐘周期以及周期的變化。在理想情況下，時鐘周期起始于邊沿2而結束于邊沿5，其名義時鐘周期為Tclk。然而，最壞情況發生在當前時鐘周期的上升沿因抖動而延后（邊沿3），而狹義個時鐘周期的上升沿又因抖動而提前（邊沿4），結果，在最壞的情況下可用來完成操作的總時間減少了 2 jitter2tjittertv偏差與抖動的來源v 一個理想的時鐘定義為同時觸發芯片上各種存儲元件的周期性情號。然而由

12、于制造工藝和環境變化的不同，時鐘并不那么理想。為了說明偏差和抖動的來源，考慮一個簡化的典型時鐘產生和分布網絡如圖1013所示。一個高頻時鐘可以由片外提供，也可以在片上產生。時鐘從中心點出發，利用多條匹配路徑向低層的時序元件分布。圖中顯示了兩條路徑c時鐘路徑包括導線以及相關的分布緩沖器、用以驅動互連線和負載。v 有許多原因使這兩條并行路徑不能有完全相同的延時。v 時鐘不確定性的來源可以按幾種方式來分類。首先，出錯可以分為兩類：系統錯誤和隨機錯誤。系統錯誤名義上在不同的芯片之間是完全一樣的并且是可以預見的(如每條時鐘路徑上的總負載電容不同)。從理論上講，只要有足夠好的模型和模擬工具，這類錯誤可以在

13、設計階段進行模擬并予以糾正。簡言之，系統錯誤可以通過測試一組芯片發現，然后通過調整設計來進行彌補。而隨機錯誤是由于制造中的變化產生的，所以很難模擬和消除。v 時鐘不一致(未對準)也可以分為靜態的和時變的。例如，一個芯片上的溫度梯度會在毫秒大小的時間上發生變化。雖然一個經一次校準的時鐘網絡易受由溫度梯度變化引起的時變失配(時鐘不一致)的影響。但熱的變化對于一個帶寬為幾兆赫茲的反饋電路來說卻顯得相當穩定。另一個例子就是電源噪聲。時鐘網絡是芯片上最大的信號網絡，因此時鐘驅動器的同時翻轉會在電源上引起噪聲，但這一高速的影響并不會引起時變失配，因為它對每個時鐘周期都相同，并且以相同的方式影響每個時鐘上升

14、沿。自然這一電源上的毛刺(glitch)如果在芯片各處不相同則仍然會引起靜態失配。圖10.14則表示在時序電路中偏差與抖動對邊沿觸發系統的影響。v來源： 時鐘信號的產生 器件制造中的偏差 互連偏差 環境變化 電容耦合v時鐘分布技術v 時鐘偏差和抖動是數字電路中存在的主要問題，它們可能從根本上限制了數字系統的性能。因此在設計時鐘網絡時必須使這二者都最小。與此同時還應當密切注意與之相關的功耗問題。因為在大多數高速數字處理器中，大部分功率消耗在時鐘網絡中。為了降低功耗時鐘網絡必須支持時鐘管理即具有中斷部分時鐘網絡的能力。可惜的是，時鐘門控選通會導致附加的時鐘不確定性。v 本節將概述高性能時鐘分布技術

15、的基本結構，并以Alpha微處理器中的時鐘分布作為例子。在時鐘網絡的設計中有許多方面的自由度，包括導線材料的類型、基本的拓撲和層次、導線和緩沖器的尺寸、上升和下降時間以及負載電容的劃分，等等。v時鐘網絡的結構 時鐘網絡一般都包括一個網絡用來把全局參照時鐘分布到芯片的各個部分，以及一個最后一級負責時鐘的局部分布并同時考慮局部負載的不同情況。大多數時鐘分布技術都利用這樣一個事實，即從中央時鐘源到時鐘控制元件的絕對延時并沒有什么關系只有在時鐘控制點之間的相對相位才是重要的，因此一個通常的時鐘分布方法是采用均衡的路徑(稱為樹結構)。 v最常用的時鐘分布技術是H樹網絡，如圖10.19的一個4x 4處理器

16、陣列所示。首先把時鐘連到芯片的中心點，然后包括匹配的互連線和緩沖器的均衡路徑把參照時鐘分布到每一個葉子節點上。在理想情況下，如果每一條路徑絕對均衡，那么時鐘偏差就為零。盡管一個信號也許需要多個時鐘周期才能從中心點傳播到每個葉子節點，但到達每個葉子節點處的時間卻是完全相同的。然而在實際中，由于制造過程和環境的變化會造成時鐘發生偏差和抖動。v另一種時鐘分布的方法是采用圖10.22的網格結構。網格結構一般用在時鐘網絡的最后一級，它把時鐘分布到鐘控元件負載上。這一方法與均衡RC方法在原理上不同：主要差別在于最后一個驅動器到每一個負載的延時并不匹配、但如果網格的尺寸很小，那么它的絕對延時也減到最小。v主

17、要優點是它允許在設計后期進行改動這是由于在芯片上的各個點處很容易得到時鐘。v遺憾的是，由于該結構具有許多“多余”的互連線，所以它的功耗損失也相對較大。v時鐘分布實例研究v Alpha21064處理器數字設備公司(DEC)的第一代A1pha微處理器(21064或Ev4)采用的是單個全局時鐘驅動器。時鐘負載電容在各個功能塊中的分布情況見圖10.23。時鐘的總負載等于325nFf該處理器采用單相時鐘方法，即把200MHz的時鐘送到具有五級緩沖的二進制樹結構中。時鐘驅動器的輸入被短接在一起以消除輸入情號中的不平衡；最終的輸出級位于芯片的中央，用來驅動時鐘網絡。時鐘驅動器及其相關的預驅動器v Alpha

18、 21164微處理器-第二代A1pba微處理器(EV5)采用05umCMOS工藝，在一個16.5mm*18.1mm的芯片上集成了930萬個晶體管，工作時鐘頻率為300 MHz。該處理器選用單相時鐘方法并大量采用動態邏輯設計，造成了3.75nF的大時鐘負載。整個時鐘分布系統的功耗為20w，是該處理器總功耗的40。Clock DriversvAlpha21264處理器-在600MHZ的Alpha21264處理器中采用層次化的時鐘技術，這是它與前兩個處理器的重要差別。采用層次化的時鐘技術可以在功耗和時鐘偏差的控制之間均衡取舍。由于每個功能的時鐘網絡可以門控選通，因此可以降低功耗，同時由于局部時鐘的靈

19、活性，設計者在模塊層次上選用電路形式時有了很多的自由度。v時鐘層次系統由一個遍布整個芯片的全局時鐘網格（global clock grid)組成，稱為GCLKPLL3.自定時電路設計v自定時邏輯-一種異步設計 前幾節提議的同步設計方法假設了所有電路事件的發生都由一個中心時鐘來協調控制。這些時鐘具有兩方面的作用： 保證了實際的時序約束條件能得到滿足。下一個時鐘周期只有在所有的邏輯翻轉都己完成并且系統巳進入穩定狀態時才能開始，這就保證了只有合法的邏輯值才會被用于下一輪的計算。簡言之，用時鐘來考慮邏輯門、時序邏輯元件和這線在最壞情況下的延時間題。 用時鐘事件作為全局系統事件的邏輯排序機制。時鐘提供了

20、決定何時發生何事的時間基礎。在每次時鐘翻轉時就會開始許多操作來改變這一時序電路的狀態。v考慮圖1033中的流水線數據通路：在這一電路中數據變化在時鐘的控制下通過各邏輯級。需要注意的是時鐘周期應當選擇得大于每一個流水級最壞情況下的延時，即 這將保證滿足實際的約束條件。每次時鐘翻轉時，新的一組輸人被采樣并且又一次開始計算。系統的數據通過量(即每秒鐘處理采樣數據的數目)等于時鐘的速率。但何時采樣一個新的輸人以及何時產生個輸出則取決于系統事件的邏輯排序，在這個例子中這顯然是由時鐘來協調的；regpdpd3pd2pd1tt ,t ,t (maxT，） v為避免同步設計的一些問題，可采用異步設計來取消所有

21、的時鐘，而更加穩妥地技術是自定時方法，它是局部解決時序問題。v圖1034用流水線數據通路來說明這是如何實現的。假設每一個組合功能都有一種方式來表明白己已經完成了一組特定數據的計算。一個邏輯功能塊的計算通過一個start(開始)信號來啟動。這一組合邏輯塊對輸入數據進行計算，計算方式與數據情況有關(考慮實際的約束條件)。一旦計算完畢就產生一個Done(完成)標志信號。此外，運算器還必須互相發出信號說明它們是否已做好了接收下一個輸入字的準備或是它們的輸出端是否已有一個準備好可供使用的合法數據。相互發送通知信號保證了事件的邏輯排序，它可以借助另外的Ack(應答)和Req(請求)信號來達到這一目的。在流

22、水線數據通路的情形中，其按如下過程進行： 1.一個輸入字到達，功能塊F1的Req信號上升。如果此時F1沒有運行，輸入緩沖器就會傳送數據，并且F1應答輸入緩沖器以確認這一事實，此時輸入緩沖器可以繼續進行并取下一個字。 2.Start信號上升使F1運行。經過一段時間(取決于數據值和工作情況)Done信號升高，表明已完成計算。 3.向F2模塊送出一個Req信號。如果這一功能塊(F2)可以工作，傳送出它的輸出值，并且只會有一個信號Ack上升，此時Fl可以繼續進行它的下一次計算。v同步器 判斷一個異步信號是高電平還是低電平狀態后才能進入同步環境。實現這一決定功能的電路稱為同步器；v遺憾的是，要建立一個理

23、想的、總能做出合法回答的同步器是不可能的,一個同步器需要一些時間來做出決定，并且在某些情況下這一時間可能會任意長。因此一個異步同步接口總是易于出錯，這稱為同步失效。v設計者的任務就是保證這一失效的概率足夠小因而不會干擾系統的正常工作。一般通過加長做出決定前的等待則可可以使這一失效概率以指數方式減小。但一般來說等待時間過長會影響系統的性能，所以應當盡量避免。4.同步器和判斷器v 為了說明為什么等待有助于減少同步器的失效率，考慮圖1053中的同步器。這個電路是一個鎖存器，它在時鐘的低相位期間是透明的并在時鐘CLK的上升沿處采樣輸入信號。然而，由于被采樣信號與時鐘信號不同步，因此有違反鎖存器的建立時

24、間或維持時間(這一概率與輸入和時鐘的翻轉頻率有很大的關系)。其結果是，一旦時鐘升高，鎖存器的輸出就有可能處在不確定過渡區的某個地方。即便出現上述情況，被采樣的信號最終還是會變為一個合法的0或l，因為鎖存器只有兩個穩定狀態。v判斷器v概念：是一個決定兩個事件中哪一個先發生的單元，又稱為互鎖單元或互斥電路。v事實上，同步器是判斷器的一種特殊情形，因為它決定一個信號翻轉是發生在時鐘事件之前還是之后，所以，同步器是其中一個輸入連至時鐘的判斷器。v為了產生數字電路所要求的較高頻率，一般采用一個鎖相環（phase-locked loop，PLL）結構。一個PLL輸入一個外部低頻的參考晶體頻率的信號并把它的

25、頻率擴大一個有理數的倍數N。見圖10.58左側5.采用鎖相環進行時鐘綜合和同步vPLL另一個重要的功能是對芯片之間的通信進行同步。如圖10.58所示，一個參考時鐘與正在通信的數據一起并行傳送。由于芯片間的通信速率通常比片上時鐘速率要低，所以將參考時鐘分頻。在芯片2 ，用參考時鐘來同步所有的輸入觸發器，在數據總線較寬的情況下可以表現出很大的時鐘負載。一個PLL能夠使用時鐘緩沖器相對于數據進行對準（即消除時鐘偏差）。此外，PLL還可以以倍數輸入的參考時鐘頻率，使第二個芯片的核心能夠以比輸入參考時鐘更高的頻率工作。v基本概念 對于具有相同頻率的一組時鐘周期信號，如果我們知道其中一個信號以及它相對其他信號的相位，那么這組信號就是確定的，如下圖所示，相對相位是指兩個信號相位之差。vPLL的組成功能塊v電壓控制振蕩器（VCO） 一個VCO產生一個頻率與輸入控制電壓Vcont成線性關系的周期信號。換言之，VCO頻率可以表示為：v 相位檢測器 相位檢測器確定兩個輸入信號之間的相對相位差并輸出一個正比于這一相位差的信號。相位檢測器的一個時鐘輸入是一般產生于片外的參考時鐘，而另一個時鐘輸入則是vco分頻后的形