1、【標(biāo)題】基于VHDL的數(shù)字頻率計(jì)設(shè)計(jì) 【作者】劉松林 【關(guān)鍵詞】頻率計(jì) VHDL FPGA等精度可編程邏輯器件 【指導(dǎo)老師】嚴(yán)文娟 【專(zhuān)業(yè)】物理學(xué) 【正文】1緒論頻率是單位時(shí)間內(nèi)周期性重復(fù)、循環(huán)或振動(dòng)的次數(shù)，常用表示。隨著電子技術(shù)的開(kāi)展和普及，“頻率已成為群眾所熟悉的物理量，而頻率的測(cè)量在電子測(cè)量領(lǐng)域也尤為重要。對(duì)于頻率的測(cè)量要求，取決于所測(cè)頻率范圍和測(cè)量任務(wù)，但大體來(lái)說(shuō)要求頻率的測(cè)量精度高，穩(wěn)定性好和測(cè)量范圍廣。在頻率的測(cè)量中，大體分為模擬法和計(jì)數(shù)法，數(shù)字頻率計(jì)是電子計(jì)數(shù)法中的一種，具有測(cè)量精度高，顯示醒目直觀、測(cè)量迅捷，測(cè)量自動(dòng)化等優(yōu)點(diǎn)，在頻率測(cè)量領(lǐng)域應(yīng)用非常廣泛。1.1課題研究背景數(shù)字頻

2、率計(jì)是一種測(cè)量范圍較廣、實(shí)用性較強(qiáng)的通用型數(shù)字儀器。數(shù)字頻率計(jì)的研究，特別是高精度、寬帶數(shù)字頻率計(jì)的研究是一項(xiàng)非常重要而急需的技術(shù)。隨著數(shù)字電路應(yīng)用越來(lái)越廣泛，傳統(tǒng)的通用數(shù)字集成電路芯片已經(jīng)很難滿(mǎn)足系統(tǒng)功能的要求，系統(tǒng)可靠性也難以得到保證。此外，現(xiàn)代電子產(chǎn)品的生命周期都很短，一個(gè)電路可能要在很短的時(shí)間內(nèi)作改進(jìn)以滿(mǎn)足新的功能要求，對(duì)于通用集成電路來(lái)說(shuō)那么意味著重新設(shè)計(jì)和重新布線(xiàn)。而可編程邏輯器件克服了上述缺點(diǎn)，它把通用集成電路通過(guò)編程集成到一塊尺寸很小的硅片上，成倍縮小了電路的體積，同時(shí)由于走線(xiàn)短，減少了干擾，提高了系統(tǒng)的可靠性，而且 VHDL語(yǔ)言易于掌握與使用，設(shè)計(jì)相當(dāng)靈活，極大地縮短了產(chǎn)品的

3、開(kāi)發(fā)周期。1.2頻率計(jì)的研究現(xiàn)狀隨著社會(huì)和科技的開(kāi)展，信息傳輸和處理的要求的提高，對(duì)頻率的測(cè)量精度也提出了更高的要求，需要更高準(zhǔn)確度的時(shí)頻基準(zhǔn)和更精密的測(cè)量技術(shù)。而頻率測(cè)量所能到達(dá)的精度，主要取決于作為標(biāo)準(zhǔn)頻率源的精度以及所使用的測(cè)量設(shè)備和測(cè)量方法。頻率測(cè)量技術(shù)的開(kāi)展非常快。在頻標(biāo)方面，一方面是追求新的更高穩(wěn)定度和準(zhǔn)確度的新型頻標(biāo)。另一方面是提供便于工業(yè)、科研應(yīng)用的商品化頻標(biāo)，如小銫鐘、銣頻標(biāo)、新型高穩(wěn)定度晶體振蕩器等這些工作多在計(jì)量研究與工業(yè)部門(mén)進(jìn)行。在頻率測(cè)量的研究上，改進(jìn)、創(chuàng)造新的測(cè)頻原理、方法和儀器，以便以更高的精度、速度，自動(dòng)進(jìn)行測(cè)量和數(shù)據(jù)處理，并向多功能、小型化、高性?xún)r(jià)比開(kāi)展是其主

4、要的開(kāi)展方向。目前，國(guó)內(nèi)外使用的測(cè)頻的方法有很多，如直接測(cè)頻法、內(nèi)插法、游標(biāo)法、時(shí)間電壓變化法、多周期同步法、頻率倍增法、頻差倍增法以及相位比較法等測(cè)頻方法。直接測(cè)頻的方法較簡(jiǎn)單，但精度不高。內(nèi)插法和游標(biāo)法都是采用模擬的方法，而且多用于測(cè)量時(shí)間間隔，從而進(jìn)行轉(zhuǎn)換得出，雖然精度提高了，但是電路設(shè)計(jì)卻很復(fù)雜。時(shí)間電壓變化法是利用電容的充放電時(shí)間進(jìn)行測(cè)量，由于經(jīng)過(guò)A/D轉(zhuǎn)換，速度較慢，且抗干擾能力較弱。多周期同步法精度較高的一種，其方法：首先由控制線(xiàn)路給出閘門(mén)開(kāi)啟信號(hào)，此時(shí)，計(jì)數(shù)器并不開(kāi)始計(jì)數(shù),而是等到被測(cè)信號(hào)的上升沿到來(lái)時(shí)，才真正開(kāi)始計(jì)數(shù)。然后,兩組計(jì)數(shù)器分別對(duì)被測(cè)信號(hào)和標(biāo)準(zhǔn)信號(hào)進(jìn)行計(jì)數(shù),要等到被

5、測(cè)信號(hào)下降沿到來(lái)時(shí)才真正結(jié)束計(jì)數(shù),完成一次測(cè)量過(guò)程。計(jì)數(shù)器的開(kāi)閉與被測(cè)信號(hào)是完全同步的。為了進(jìn)一步的提高精度，通常采用模擬內(nèi)插法或游標(biāo)法與多周期同步法結(jié)合使用，雖然精度有了進(jìn)一步的提高，但始終未解決1的計(jì)數(shù)誤差，而且這些方法設(shè)備復(fù)雜，不利于推廣。頻率誤差倍增法就是使用2個(gè)標(biāo)稱(chēng)值一樣的頻標(biāo)信號(hào),通過(guò)屢次倍頻、混頻、濾涉及放大把2個(gè)頻標(biāo)信號(hào)的頻差加以放大的方法。它的優(yōu)點(diǎn)是把差頻放大后,便于使用簡(jiǎn)單的儀器來(lái)獲得高測(cè)量精度的測(cè)量結(jié)果。但用這種方法來(lái)提高測(cè)量精度是有限的。在結(jié)合前面多種方法的根底上做了改進(jìn)，等精度測(cè)量不但有很高的測(cè)量精度，且在整個(gè)頻率區(qū)域能保持恒定的測(cè)量精度1。數(shù)字頻率計(jì)的設(shè)計(jì)手段也是多

6、種多樣。大體分為利用數(shù)字電路設(shè)計(jì)、單片機(jī)設(shè)計(jì)、DSP進(jìn)行設(shè)計(jì)和硬件描述語(yǔ)言的設(shè)計(jì)。采用數(shù)字電路的頻率計(jì)設(shè)計(jì)因其電路極為復(fù)雜，抗干擾能力和穩(wěn)定度較差，因此使用較少。采用單片機(jī)設(shè)計(jì)具有一定的優(yōu)勢(shì)，如以AT89C51單片機(jī)和MSP430F449單片機(jī)的頻率計(jì)設(shè)計(jì)，總體看來(lái)，這些具有結(jié)構(gòu)簡(jiǎn)單，功能齊全，使用方便的特點(diǎn)2。但其在電路硬件級(jí)的描述上缺乏，使得其更適合做控制方面，結(jié)合硬件描述進(jìn)行設(shè)計(jì)。采用TMS320F2812 DSP芯片為控制單元，在無(wú)需任何門(mén)控器件控制的情況下，利用DSP 2812豐富的軟件資源可以實(shí)現(xiàn)等精度測(cè)量。它根據(jù)每個(gè)門(mén)閘時(shí)間內(nèi)高頻標(biāo)準(zhǔn)脈沖的個(gè)數(shù)與被測(cè)信號(hào)的個(gè)數(shù)，求得被測(cè)信號(hào)頻率，

7、再通過(guò)屢次平均得到最終結(jié)果。但由于DSP定時(shí)器在計(jì)數(shù)時(shí)存在計(jì)數(shù)飽和的情況，因此在實(shí)現(xiàn)該等精度測(cè)量時(shí)存在上限，即當(dāng)被測(cè)信號(hào)頻率高于高頻填充脈沖的頻率時(shí)，該方法就不能實(shí)現(xiàn)等精度了3。采用硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)是目前最多也是最好的設(shè)計(jì)方法。1.3研究?jī)?nèi)容由以上分析可知，不同的測(cè)頻方法在不同的應(yīng)用條件下是具有不同的優(yōu)勢(shì)的。目前，對(duì)于頻率計(jì)的研究日趨成熟。在頻率計(jì)設(shè)計(jì)方面，也出現(xiàn)了各種各樣的方法，設(shè)計(jì)的技術(shù)水平也越來(lái)越高。但仍然存在著很多問(wèn)題：一是電路的復(fù)雜性；二是測(cè)量的范圍；三是測(cè)量的精度，這些都是頻率計(jì)研究中一直都在努力解決的問(wèn)題。在本論文中，主要采用等精度測(cè)頻法進(jìn)行設(shè)計(jì)，從而消除了1的時(shí)標(biāo)信號(hào)的計(jì)數(shù)

8、誤差，而采用復(fù)雜可編程邏輯器件，以EDA工具為開(kāi)發(fā)手段、運(yùn)用VHDL語(yǔ)言編程進(jìn)行數(shù)字頻率計(jì)的設(shè)計(jì)，將在使系統(tǒng)大大簡(jiǎn)化的同時(shí)，提高儀器整體的性能和可靠性4，在數(shù)字頻率計(jì)應(yīng)用方面具有很大的優(yōu)勢(shì)。1.4 VHDL簡(jiǎn)介微電子技術(shù)的進(jìn)步主要表現(xiàn)在大規(guī)模集成電路技術(shù)的開(kāi)展。當(dāng)今，集成電路正在不斷向超大規(guī)模、極低功耗和超高速開(kāi)展，在其設(shè)計(jì)功能上也在不斷的加強(qiáng)，設(shè)計(jì)本錢(qián)不斷降低。EDA技術(shù)即電子設(shè)計(jì)自動(dòng)化技術(shù)，其融合了多種現(xiàn)代電子技術(shù)和計(jì)算機(jī)技術(shù)，使得設(shè)計(jì)者可以利用軟件的方式，以硬件描述語(yǔ)言和EDA軟件來(lái)完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)。EDA技術(shù)為現(xiàn)代電子理論和設(shè)計(jì)的表達(dá)與實(shí)現(xiàn)提供了可能性5。1.4.1 VHDL語(yǔ)

9、言及其概述硬件描述語(yǔ)言HDL是EDA技術(shù)的重要組成局部，常見(jiàn)的硬件描述語(yǔ)言有VHDL、Verilog HDL、ABEL、AHDL、System Verilog和SystemC。其中VHDL和Verilog是目前應(yīng)用最多，支持最廣的硬件描述語(yǔ)言。VHDL的全稱(chēng)是VHSIC Hardware Description Language，即超高速集成電路硬件描述語(yǔ)言。VHDL語(yǔ)言誕生于1982年，由美國(guó)國(guó)防部DOD創(chuàng)立。1987年底，VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，并將其開(kāi)展成為硬件描述

10、語(yǔ)言的業(yè)界標(biāo)準(zhǔn)之一。VHDL作為一個(gè)標(biāo)準(zhǔn)語(yǔ)言和建模語(yǔ)言，在其開(kāi)展中，人們發(fā)現(xiàn)其還可以作為電路系統(tǒng)的設(shè)計(jì)工具，這對(duì)電路自動(dòng)設(shè)計(jì)是一個(gè)極大的推進(jìn)，在電子設(shè)計(jì)領(lǐng)域得到了眾多EDA公司的支持。如今，VHDL作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，已成為通用硬件描述語(yǔ)言6。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡(jiǎn)化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性。其具有與具體硬件電路無(wú)關(guān)和與設(shè)計(jì)平臺(tái)無(wú)關(guān)的特性，有良好的電路行為描述和系統(tǒng)描述的能力，并在語(yǔ)言易讀性和層次化、結(jié)構(gòu)化設(shè)計(jì)方面，表現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力。因此，VH

11、DL在支持各種模式的設(shè)計(jì)方法，如自頂向下與自底向上或混合方法方面，以及在面對(duì)當(dāng)今許多電子產(chǎn)品生命周期的縮短，需要屢次重新設(shè)計(jì)已融入最新技術(shù)、改變工藝等方面都表現(xiàn)出來(lái)良好的適應(yīng)性。VHDL主要有以下特點(diǎn)：1自頂向下Top-Down的設(shè)計(jì)方法；2多層次描述系統(tǒng)硬件功能的能力；3豐富的仿真語(yǔ)句和庫(kù)函數(shù)。這使得采用VHDL進(jìn)行設(shè)計(jì)，可以方便的進(jìn)行描述，仿真和驗(yàn)證。VHDL的主要應(yīng)用是實(shí)現(xiàn)可編程器件或ASIC上電路或系統(tǒng)的綜合。通常VHDL的開(kāi)發(fā)設(shè)計(jì)流程如以下圖1-1所示。這是一個(gè)自頂向下的設(shè)計(jì)過(guò)程。從一個(gè)設(shè)計(jì)標(biāo)準(zhǔn)開(kāi)始，首先我們要完成VHDL程序的編寫(xiě)，然后進(jìn)行編譯、優(yōu)化和仿真來(lái)進(jìn)行綜合，最后進(jìn)行布局布

12、線(xiàn)，下載到FPGA/CPLD硬件上進(jìn)行驗(yàn)證，實(shí)現(xiàn)所需功能，這就是VHDL設(shè)計(jì)的整個(gè)過(guò)程。一個(gè)VHDL程序代碼包括實(shí)體ENTITY、結(jié)構(gòu)體ARCHITECTURE、配置CONFIGURATION、程序包PACKAGE、庫(kù)LIBRARY等局部，其中配置和程序包是可選的。而一個(gè)完整的VHDL程序至少應(yīng)該包含三個(gè)局部，即庫(kù)、實(shí)體和結(jié)構(gòu)體。其中庫(kù)引用包含了用于設(shè)計(jì)的所有庫(kù)，如IEEE、STD等；實(shí)體用于描述電路的外部接口信號(hào)；結(jié)構(gòu)體描述了電路或系統(tǒng)的行為7。在用VHDL進(jìn)行電路優(yōu)化設(shè)計(jì)時(shí)，還要求根據(jù)實(shí)際需要，合理地使用VHDL語(yǔ)句，并在設(shè)計(jì)全程中遵循最優(yōu)化設(shè)計(jì)的根本原那么，在電路結(jié)構(gòu)設(shè)計(jì)和軟件使用中尋找

13、滿(mǎn)足設(shè)計(jì)要求的最正確方案8。通過(guò)電路優(yōu)化設(shè)計(jì)，可以使用規(guī)模更小的可編程邏輯芯片，從而降低系統(tǒng)本錢(qián)。1.4.2軟件開(kāi)發(fā)平臺(tái)QuartusVHDL的開(kāi)發(fā)平臺(tái)很多，各FPGA公司都開(kāi)發(fā)了針對(duì)自己產(chǎn)品的VHDL工具，主要有Xilinx ISE、Altera Quartus，而在仿真方面最優(yōu)秀的是ModelSim。Xilinx和Altera公司的綜合工具都集成了Modelsim作為其仿真平臺(tái)。Altera公司開(kāi)發(fā)的Quartus設(shè)計(jì)軟件為VHDL語(yǔ)言提供了完整的多平臺(tái)設(shè)計(jì)環(huán)境，可以輕易滿(mǎn)足特定設(shè)計(jì)的需要，擁有FPGA和CPLD設(shè)計(jì)的所有階段的解決方案。本設(shè)計(jì)就以Altera公司的Quartus作為軟件開(kāi)

14、發(fā)平臺(tái)。Quartus具有以下主要模塊：(1)設(shè)計(jì)輸入模塊。Quartus中的工程是由所有設(shè)計(jì)文件和與設(shè)計(jì)有關(guān)的設(shè)置組成的。用戶(hù)通過(guò)文本、原理圖、狀態(tài)圖等方式輸入，并結(jié)合其他菜單建立包括宏功能模塊、參數(shù)化模塊LPM函數(shù)和IP函數(shù)在內(nèi)的設(shè)計(jì)。(2)綜合。使用Quartus的Analysis&Synthesis模塊分析設(shè)計(jì)文件和建立工程數(shù)據(jù)庫(kù)。(3)仿真。Quartus可以仿真整個(gè)設(shè)計(jì)或設(shè)計(jì)的任何局部，可以進(jìn)行功能仿真以測(cè)試設(shè)計(jì)的邏輯運(yùn)算，也可以進(jìn)行時(shí)序仿真以測(cè)試設(shè)計(jì)在目標(biāo)器件中的邏輯運(yùn)算和最差時(shí)序。(4)布局布線(xiàn)。在Quartus中使用Fitter執(zhí)行布局布線(xiàn)。Fitter使用由Analysis

15、&S_ynthesis建立的數(shù)據(jù)庫(kù)，將工程的邏輯和時(shí)序要求與器件的可用資源相匹配，將每個(gè)邏輯功能分配給最好的邏輯單元位置，進(jìn)行布局和時(shí)序，并選擇相應(yīng)的互連路徑和引腳分配。(5)時(shí)序分析。Quartus用戶(hù)可以利用Timing Analyzer分析調(diào)試和驗(yàn)證設(shè)計(jì)的所有邏輯性能，并協(xié)助引導(dǎo)Fitter滿(mǎn)足設(shè)計(jì)的時(shí)序分析要求。Quartus還支持多種輸入方式，如文本輸入方式、原理圖輸入方式、狀態(tài)圖輸入方式等9。VHDL內(nèi)嵌的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開(kāi)發(fā)、可編程邏輯設(shè)計(jì)于一體，并提供了完善的用戶(hù)圖形界面設(shè)計(jì)方式，具有運(yùn)行速度快，界面統(tǒng)

16、一，功能集中，易學(xué)易用等特點(diǎn)，越來(lái)越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。2頻率測(cè)量方法的研究測(cè)量頻率的方法有很多，頻率測(cè)量的準(zhǔn)確度主要取決于所測(cè)量的頻率范圍以及被測(cè)對(duì)象的特點(diǎn)。而測(cè)量所能到達(dá)的精度，不僅僅取決于作為標(biāo)準(zhǔn)使用的頻率源的精度，也取決于所使用的測(cè)量設(shè)備和測(cè)量方法。下面介紹集中常用的頻率測(cè)量方法，分析他們的優(yōu)缺點(diǎn)，從而提出本設(shè)計(jì)所采用的頻率測(cè)量方法。2.1頻率計(jì)的概述頻率是電子技術(shù)領(lǐng)域非常重要的一項(xiàng)參數(shù)，無(wú)論是在科學(xué)研究還是我們的日常生活中，頻率參數(shù)隨處可見(jiàn)。我們的研究需要頻率參數(shù)，我們的生活也受頻率影響，如播送通訊、CPU主頻等等，都是與頻率密切相關(guān)。對(duì)于頻率測(cè)量的研究一直是電子技術(shù)研究中不可

17、缺少的技術(shù)。根據(jù)測(cè)量方法的原理，對(duì)測(cè)量頻率的方法大體上可做如下分類(lèi)10：直讀法又稱(chēng)利用無(wú)源網(wǎng)絡(luò)頻率特性測(cè)頻法，它是利用電路的某種頻率響應(yīng)特性來(lái)測(cè)量頻率，諧振測(cè)頻法和電橋測(cè)頻法是這類(lèi)測(cè)量方法的典型代表：前者常用于低頻段的測(cè)量，后者主要用于高頻或微波頻段的測(cè)量。諧振法的優(yōu)點(diǎn)是體積小、重要輕、不要求電源等，目前仍獲得廣泛應(yīng)用。比較法是利用標(biāo)準(zhǔn)頻率與被測(cè)頻率進(jìn)行比較來(lái)測(cè)量頻率，采用比較法測(cè)量頻率，其準(zhǔn)確度取決于標(biāo)準(zhǔn)頻率的準(zhǔn)確度。拍頻法、示波器法以及差頻法等均屬此類(lèi)方法。拍頻法和示波器法主要用于低頻段的測(cè)量，差頻法那么用于高頻段的頻率測(cè)量，它的顯著優(yōu)點(diǎn)是測(cè)試靈敏度高。計(jì)數(shù)法有電容充放電式和電子計(jì)數(shù)式兩種

18、。目前廣泛使用的計(jì)數(shù)測(cè)頻法是電子計(jì)數(shù)器，即本設(shè)計(jì)所研究的數(shù)字頻率計(jì)。該方法是根據(jù)頻率的定義，記下單位時(shí)間內(nèi)周期信號(hào)的重復(fù)次數(shù)，因此稱(chēng)為電子計(jì)數(shù)器測(cè)頻法。常用數(shù)字頻率測(cè)量方法有M法，T法和M/T法。M法是在給定的閘門(mén)時(shí)間內(nèi)，測(cè)量被測(cè)信號(hào)的脈沖個(gè)數(shù)再進(jìn)行換算得出被測(cè)信號(hào)的頻率，其測(cè)量精度取決于閘門(mén)時(shí)間的準(zhǔn)確度和被測(cè)信號(hào)頻率。當(dāng)被測(cè)信號(hào)頻率較低時(shí)將產(chǎn)生較大誤差，除非閘門(mén)時(shí)間取得很大。T法是對(duì)被信號(hào)的周期進(jìn)行測(cè)量，并利用(頻率=1/周期)得出頻率11。其測(cè)量精度取決于被測(cè)信號(hào)的周期和計(jì)時(shí)精度，被測(cè)信號(hào)頻率較高時(shí)，對(duì)計(jì)時(shí)精度的要求就很高。法具有以上2種方法的優(yōu)點(diǎn)，當(dāng)他通過(guò)測(cè)量被測(cè)信號(hào)數(shù)個(gè)周期的計(jì)數(shù)次數(shù)，

19、然后換算得出被測(cè)信號(hào)的頻率，可兼顧低頻與高頻信號(hào)，提高了測(cè)量精度。但是，無(wú)論M法和T法，還是法都存在1的計(jì)數(shù)誤差問(wèn)題。這個(gè)問(wèn)題成為限制測(cè)量精度提高的一個(gè)重要原因。本設(shè)計(jì)在研究總結(jié)上述方法的根底上，得出了一種新的頻率測(cè)量方法，該方法利用同步測(cè)頻、等精度的方法消除了限制測(cè)量精度提高的1的誤差問(wèn)題，從而使頻率測(cè)量的精度和性能大為改善。數(shù)字頻率計(jì)是電子設(shè)計(jì)、儀器儀表、資源勘測(cè)等應(yīng)用領(lǐng)域不可缺少的測(cè)量?jī)x器，不少物理量的測(cè)量，如振動(dòng)、轉(zhuǎn)速等的測(cè)量都涉及到或可以轉(zhuǎn)化為頻率的測(cè)量12。傳統(tǒng)的數(shù)字頻率計(jì)一般由分立元件組合而成，其測(cè)量范圍、測(cè)量精度和測(cè)量速度均受到較大的限制。隨著電子技術(shù)的開(kāi)展，現(xiàn)代科學(xué)技術(shù)對(duì)頻率

20、的要求也越來(lái)越高，因此高精度的、高穩(wěn)定性的數(shù)字頻率計(jì)研究成為電子技術(shù)中非常重要的技術(shù)。2.2常用的數(shù)字頻率測(cè)量方法常用的測(cè)頻方法可以分為兩種，一個(gè)是直接測(cè)頻法，一個(gè)是周期測(cè)頻法，而其他的測(cè)頻方法可以說(shuō)都是從這兩種方法中延伸出來(lái)的的。2.2.1直接測(cè)頻法直接測(cè)頻法是最簡(jiǎn)單的，也是最根本的頻率測(cè)量方法。直接測(cè)頻法是嚴(yán)格按照頻率的定義來(lái)進(jìn)行測(cè)量，即在給定的閘門(mén)時(shí)間內(nèi)測(cè)量被測(cè)信號(hào)的脈沖個(gè)數(shù)，進(jìn)行換算得出被測(cè)信號(hào)的頻率，如式2-1。(2-1)在不考慮觸發(fā)誤差時(shí)其測(cè)量相對(duì)誤差公式為(2-2)其中，為被測(cè)信號(hào)頻率，為閘門(mén)時(shí)間，為標(biāo)準(zhǔn)頻率。由上式2-1、2-2可知，直接頻率測(cè)量的誤差主要包括量化誤差(或1誤差

21、，即)和標(biāo)準(zhǔn)頻率誤差。在一定時(shí)，閘門(mén)時(shí)間選得越長(zhǎng)，測(cè)量的準(zhǔn)確度越高；而當(dāng)選定后，越高，量化誤差對(duì)結(jié)果的影響減小，測(cè)量準(zhǔn)確度越高。但是，隨著量化誤差對(duì)結(jié)果影響的減小，標(biāo)準(zhǔn)頻率誤差將對(duì)測(cè)量結(jié)果產(chǎn)生影響，并以其為極限，即測(cè)量準(zhǔn)確度不可能優(yōu)于標(biāo)準(zhǔn)頻率誤差13。直接頻率測(cè)量的缺點(diǎn)是測(cè)量精度將隨被測(cè)信號(hào)頻率的變化而改變，并且在測(cè)量低頻信號(hào)時(shí)的誤差很大，甚至到達(dá)。2.2.2周期測(cè)頻法周期測(cè)量法是通過(guò)測(cè)量被測(cè)信號(hào)周期，然后換算得出被測(cè)信號(hào)的頻率。即根據(jù)頻率與周期的關(guān)系得2-3式。2-3而我們知道電子計(jì)數(shù)器測(cè)量周期時(shí)2-4電子測(cè)量周期的相對(duì)誤差公式如下2-5其中，為標(biāo)準(zhǔn)信號(hào)周期，為被測(cè)信號(hào)周期，為標(biāo)準(zhǔn)信號(hào)頻率，

22、N為計(jì)數(shù)器計(jì)數(shù)值。可以看出，計(jì)數(shù)器測(cè)量周期時(shí)，其測(cè)量誤差主要決定于量化誤差，被測(cè)周期越大時(shí)誤差越小，被測(cè)周期越小時(shí)誤差越大。對(duì)應(yīng)于頻率，我們可以知道，這種測(cè)頻方法在被測(cè)頻率越高時(shí)，其誤差也就越大，適合于低頻的測(cè)量。2.3頻率測(cè)量方案的研究在頻率計(jì)的設(shè)計(jì)中，一直存在和需要解決的問(wèn)題主要有兩個(gè)：一是頻率測(cè)量的準(zhǔn)確性問(wèn)題，具體說(shuō)來(lái)包含精度和穩(wěn)定性?xún)蓚€(gè)問(wèn)題；二是頻率測(cè)量的范圍問(wèn)題，即測(cè)頻帶寬。為了解決這些問(wèn)題，許多頻率計(jì)設(shè)計(jì)者提出了各種各樣的頻率計(jì)設(shè)計(jì)方案。常見(jiàn)的解決方案有以下幾種：1采用對(duì)標(biāo)頻信號(hào)計(jì)數(shù)的修正來(lái)提高測(cè)量精度。這主要有雙計(jì)數(shù)測(cè)頻法和數(shù)字移相測(cè)頻法。這兩種方法都可以在一定程度上提高頻率測(cè)量

23、的精確度，那么其精確度可以提高34倍。2多周期同步測(cè)頻法。多周期同步測(cè)頻法的閘門(mén)時(shí)間不是固定的值，而是被測(cè)信號(hào)的整周期倍，即與被測(cè)信號(hào)同步。多周期同步測(cè)頻法有以下特點(diǎn)：(1)測(cè)量誤差與被測(cè)信號(hào)頻率無(wú)關(guān)，即實(shí)現(xiàn)了被測(cè)頻帶內(nèi)的等精度測(cè)量；(2)增大T或提高可以提高測(cè)量精度；(3)標(biāo)準(zhǔn)頻率誤差為，因?yàn)榫w穩(wěn)定度很高，標(biāo)準(zhǔn)頻率誤差可以進(jìn)行校準(zhǔn)，校準(zhǔn)后的標(biāo)準(zhǔn)頻率誤差可以忽略14。而在擴(kuò)展測(cè)頻寬度的問(wèn)題上，通常采用的是量程自動(dòng)轉(zhuǎn)換法，這種方法通常可以到達(dá)一定精度的寬帶的頻率測(cè)量，但其在測(cè)頻精度上也受到了很大的限制。2.4等精度數(shù)字頻率計(jì)的工作原理等精度測(cè)頻的方法是從直接測(cè)頻的根底上開(kāi)展而來(lái)的。它采用頻率準(zhǔn)

24、確的高頻信號(hào)作為標(biāo)準(zhǔn)頻率信號(hào)Fs，在閘門(mén)時(shí)間Tc內(nèi)同時(shí)對(duì)標(biāo)準(zhǔn)信號(hào)脈沖和被測(cè)信號(hào)脈沖進(jìn)行計(jì)數(shù)，并保證測(cè)量的閘門(mén)時(shí)間為被測(cè)信號(hào)的整數(shù)倍，實(shí)現(xiàn)整個(gè)頻率測(cè)量范圍內(nèi)的測(cè)量精度相等，當(dāng)標(biāo)準(zhǔn)信號(hào)頻率夠高，閘門(mén)時(shí)間足夠長(zhǎng)時(shí)，就可以實(shí)現(xiàn)高精度的頻率測(cè)量。等精度測(cè)頻原理示意圖如圖2-1所示：其具體方法如下：設(shè)定一個(gè)閘門(mén)時(shí)間為T(mén)c，標(biāo)準(zhǔn)信號(hào)頻率為fs，在Td時(shí)間內(nèi)對(duì)標(biāo)準(zhǔn)時(shí)鐘信號(hào)和被測(cè)信號(hào)的脈沖計(jì)數(shù)值分別為Ns和Nx，那么被測(cè)信號(hào)的頻率測(cè)量值為:2-6在這里對(duì)標(biāo)準(zhǔn)信號(hào)所產(chǎn)生的計(jì)時(shí)誤差為2-7由于tTs，可以得到2-8被測(cè)信號(hào)頻率準(zhǔn)確值，那么測(cè)量頻率的相對(duì)誤差為2-9當(dāng)Td遠(yuǎn)遠(yuǎn)大于t時(shí)，頻率測(cè)量的最大誤差為2-10可知

25、，頻率測(cè)量的最大誤差由標(biāo)準(zhǔn)時(shí)鐘信號(hào)的周期Ts和頻率計(jì)數(shù)的閘門(mén)時(shí)間Td決定，Ts越小、Td越大，測(cè)量誤差越小，即測(cè)量精度越高。在整個(gè)頻率測(cè)量范圍內(nèi)，實(shí)現(xiàn)了精度恒定的等精度測(cè)量。當(dāng)標(biāo)準(zhǔn)信號(hào)選取準(zhǔn)確的100MHz信號(hào)源時(shí)，只要選取，就可使測(cè)量的最大相對(duì)誤差10-6，即到達(dá)百萬(wàn)分之一的測(cè)量精度15。從圖中我們可以看出預(yù)置閘門(mén)時(shí)間為T(mén)c，但當(dāng)Tc結(jié)束時(shí)，并未停止對(duì)fx、fs的計(jì)數(shù)，而是等到被測(cè)信號(hào)的下一個(gè)高電平到來(lái)時(shí)才結(jié)束計(jì)數(shù)，這樣實(shí)際的閘門(mén)時(shí)間即為T(mén)d，保證了測(cè)量的閘門(mén)時(shí)間為被測(cè)信號(hào)的整數(shù)倍，在整個(gè)頻率測(cè)量范圍內(nèi)，精度恒定，實(shí)現(xiàn)了等精度測(cè)量。等精度測(cè)頻實(shí)現(xiàn)的原理圖如以下圖2-2所示：3基于VHDL頻率

26、計(jì)功能模塊的設(shè)計(jì)經(jīng)過(guò)分析可以知道，完本錢(qián)頻率計(jì)的設(shè)計(jì)共需一下四大模塊，其設(shè)計(jì)結(jié)構(gòu)圖如圖3-1所示。其各局部的功能分析如下：(1)計(jì)數(shù)器局部。此局部主要完成對(duì)fx、fs的計(jì)數(shù)，其組成的主要局部是標(biāo)準(zhǔn)計(jì)數(shù)器和被測(cè)信號(hào)計(jì)數(shù)器。(2)運(yùn)算器局部。完成運(yùn)算，得出被測(cè)信號(hào)的頻率fx。包含除法器和乘法器兩局部。(3)顯示模塊。顯示是頻率計(jì)必不可少的局部。在本設(shè)計(jì)中采用動(dòng)態(tài)掃描顯示，實(shí)現(xiàn)八位八段數(shù)碼管的顯示。4控制器。此局部主要產(chǎn)生設(shè)計(jì)中所用到的一些內(nèi)部控制信號(hào)，如復(fù)位、清零等信號(hào)。3.1計(jì)數(shù)器模塊計(jì)數(shù)器是數(shù)字頻率計(jì)中最重要的局部，是數(shù)字頻率計(jì)的核心，一個(gè)簡(jiǎn)單的數(shù)字頻率計(jì)可以說(shuō)就是一個(gè)計(jì)數(shù)器。計(jì)數(shù)器的準(zhǔn)確性，

27、兩個(gè)計(jì)數(shù)器如何實(shí)現(xiàn)同步計(jì)數(shù)，對(duì)頻率計(jì)的精度影響非常大。此計(jì)數(shù)器為32位二進(jìn)制，實(shí)現(xiàn)對(duì)標(biāo)準(zhǔn)頻率信號(hào)和被測(cè)頻率信號(hào)進(jìn)行計(jì)數(shù)。它具有計(jì)數(shù)使能端en、異步清零端(clr)、時(shí)鐘輸入端(clk)等。當(dāng)異步清零端(clr)為高電平時(shí)，不管計(jì)數(shù)使能端是否有效，時(shí)鐘上升沿是否到來(lái)，計(jì)數(shù)器都立即清零，即Nx=0，Ns=0。只有異步清零端clr為低電平，并且計(jì)數(shù)使能端為高電平，有上升沿到來(lái)時(shí)，計(jì)數(shù)器才開(kāi)始計(jì)數(shù)，當(dāng)計(jì)數(shù)器計(jì)滿(mǎn)時(shí)，進(jìn)位輸出為高電平。計(jì)數(shù)器的VHDL源程序如下：library ieee;-計(jì)數(shù)器use ieee.std_logic_1164.all;use ieee.std_logic_unsigned

28、.all;entity plj isport(bclk: in std_logic;-標(biāo)準(zhǔn)時(shí)鐘 xclk:in std_logic;-被測(cè)信號(hào) clr，en: in std_logic;-清零，計(jì)數(shù)使能信號(hào) data1:out std_logic_vector(31 downto 0); data2:out std_logic_vector(31 downto 0);-數(shù)據(jù)輸出 end plj;architecture behav of plj is signal Ns，Nx:std_logic_vector(31 downto 0);beginprocess(xclk，clr，en)-被測(cè)信

29、號(hào)計(jì)數(shù)，實(shí)際閘門(mén) begin if clr=1 then Nx0); elsif xclkevent and xclk=1 then if en=1 then Nx=Nx+1; end if; end if;end process;process(bclk，clr，en)-標(biāo)準(zhǔn)時(shí)鐘計(jì)數(shù) begin if clr=1 then Ns0); elsif bclkevent and bclk=1 then if en=1 then Ns=Ns+1; end if;end if;end process;data1=Nx;data2=Ns;end behav;計(jì)數(shù)器的仿真如圖3-2所示：3.2運(yùn)算器模塊

30、根據(jù)等精度頻率計(jì)的原理可以知道，在本設(shè)計(jì)中所用到的運(yùn)算主要有乘法單元和除法單元兩個(gè)模塊。3.2.1乘法器乘法器的運(yùn)算，首先進(jìn)行初始化。此處將乘積和乘數(shù)共用一個(gè)存放器，初始化時(shí)乘積存放器高位清零，乘數(shù)賦給乘積存放器低位。然后檢查乘積存放器的最低有效位，此時(shí)乘積存放器的最低有效位為1，那么將被乘數(shù)存放器與乘積存放器左半局部相加，并將結(jié)果寫(xiě)回乘積存放器左半局部，然后乘積存放器右移1位，循環(huán)執(zhí)行以上步驟32次。乘法器的硬件結(jié)構(gòu)如圖3-3所示。乘法運(yùn)算流程的如圖3-4所示，仿真如圖3-5所示，程序見(jiàn)附錄A。3.2.1除法器在Quartus軟件集成開(kāi)發(fā)環(huán)境中，雖然自帶有LMP模塊除法器，但它只能進(jìn)行被除數(shù)

31、為2的整數(shù)平方的運(yùn)算，因此大大地限制了它的使用領(lǐng)域16。除法器可通過(guò)移位相減相除來(lái)實(shí)現(xiàn)，本設(shè)計(jì)中采用時(shí)序邏輯除法算法來(lái)實(shí)現(xiàn)除法運(yùn)算，其過(guò)程如圖3-6。除法器要求比較中間數(shù)據(jù)與除數(shù)的大小，如果除數(shù)大于中間數(shù)據(jù)那么不進(jìn)行減法，對(duì)應(yīng)的結(jié)果存放器置0，否那么就置1。因?yàn)槌顺ㄆ魇怯蓵r(shí)序邏輯電路構(gòu)成的，計(jì)算結(jié)果需要很多個(gè)時(shí)鐘周期才能得出結(jié)果，所以其結(jié)果的輸出與數(shù)據(jù)的輸入有一段時(shí)間間隔17。由于時(shí)序電路的這種特性，因此必須等到運(yùn)算結(jié)果才能允許下一次輸入，否那么不允許輸入，所以在這里要設(shè)置start信號(hào)和finished信號(hào)。除法器的流程圖如圖3-7所示。除法器仿真如以下圖3-7所示：3.3控制器模塊控制器

32、模塊主要用來(lái)產(chǎn)生所需的控制信號(hào)，包括鎖存信號(hào)，清零信號(hào)以及計(jì)數(shù)使能信號(hào)。控制器的流程圖如圖3-5所示，程序如下：library ieee;use ieee.std_logic_1164.all;entity control isport(clk:in std_logic;-時(shí)鐘信號(hào)creg:buffer std_logic;-鎖存信號(hào)clr，en:out std_logic);-清零與計(jì)數(shù)使能信號(hào)end entity;architecture tr of control issignal c:std_logic;beginprocess(clk)beginif clk=1 and clkeve

33、nt thenc=not c;end if;end process;process(c，clk)beginif c=0 and clk=0 thenclr=1;else clr=0;end if;end process;creg=not c;enbt=00000001; Abt=00000010; Abt=00000100; Abt=00001000; Abt=00010000; Abt=00100000; Abt=01000000; Abt=10000000; Anull;end case;end process p1;P2:process(clk)-產(chǎn)生掃描信號(hào) begin if clkeven