1、 .課程設計（論文）課程名稱： 科研訓練 題 目：基于Quartus設計實現15位的m序列發生器院 （系）： 機械電子工程系 專業班級： 通信工程1001 姓 名： XXX 學 號： 2010060201XX 指導教師： XXX 2012年7月13日建筑科技大學華清學院課程設計（論文）任務書專業班級：通信工程XXX 學生： XXXX 指導教師（簽名）：一、課程設計（論文）題目 基于Quartus設計實現15位的m序列發生器二、本次課程設計（論文）應達到的目的用Verilog語言產生15位的m序列三、本次課程設計（論文）任務的主要容和要求（包括原始數據、技術參數、設計要求等）1.掌握Verilo

2、g語言，熟悉使用Quartus軟件進行仿真 2.理解m序列的原理以與對應的硬件電路 3.要求仿真結果正確，且有復位信號（低有效）對序列發生器進行復位四、應收集的資料與主要參考文獻：1 王金明，吉斌.數字系統設計與Verilog HDL.電子工業2 頌華，毛宮.數字電子技術基礎.電子科技大學五、審核批準意見教研室主任（簽字）目錄第一章 緒 論31.1研究此課題的目的31.2 偽隨機序列的應用和意義31.3 偽隨機序列研究現狀41.4 研究容5第二章 設計中基本知識的介紹52.1 Altera Quartus II介紹52.2Verilog-HDL硬件描述語言概述52.3 m序列碼發生器6第三章

3、m序列生成單元的電路設計83.1 系統組成83.2 m序列發生器8第四章 設計中用的各模塊介紹94.1序列信號發生器原理94.2序列信號發生器的設計94.2.1 反饋移位型序列信號發生器94.2.2計數型序列碼發生器104.3 移位寄存器11第五章 Quartus II115.1 Quartus II的簡介115.2 Quartus II軟件的功能125.3 Quartus II軟件的啟動13第六章 序列信號發生器的設計仿真實現146.1仿真146.2 Verilog-HDL語言實現146.3仿真數據16第七章 結 論18參考文獻19第一章 緒 論1.1 研究此課題的目的偽隨機信號并非隨機生成

4、的信號，而是通過相對復雜的一定算法得出的有規律可循的變化信號。他具有良好的隨機性和接近于白噪聲的相關函數，并且有預先的可確定性和可重復性。這些特性使得偽隨機序列得到了廣泛的應用。常用于跳頻通訊和加密通訊。1.2 偽隨機序列的應用和意義1在通信加密中的應用 m序列自相關性較好，容易產生和復制，而且具有偽隨機性，利用m序列加密數字信號使加密后的信號在攜帶原始信息的同時具有偽噪聲的特點，以達到在信號傳輸的過程中隱藏信息的目的；在信號接收端，再次利用m序列加以解密，恢復出原始信號。 2 在雷達信號設計中的應用 近年興起的擴展頻譜雷達所采用的信號是已調制的具有類似噪聲性質的偽隨機序列，它具有很高的距離分

5、辨力和速度分辨力。這種雷達的接收機采用相關解調的方式工作，能夠在低信噪比的條件下工作，同時具有很強的抗干擾能力。該型雷達實質上是一種連續波雷達，具有低截獲概率性，是一種體制新、性能高、適應現代高技術戰爭需要的雷達。采用偽隨機序列作為發射信號的雷達系統具有許多突出的優點。首先，它是一種連續波雷達，可以較好地利用發射機的功率。其次，它在一定的信噪比時，能夠達到很好的測量精度，保證測量的單值性，比單脈沖雷達具有更高的距離分辨力和速度分辨力。最后，它具有較強的抗干擾能力，敵方要干擾這種寬帶雷達信號，將比干擾普通的雷達信號困難得多。 3 在通信系統中的應用 偽隨機序列是一種貌似隨機，實際上是有規律的周期

6、性二進制序列，具有類似噪聲序列的性質，在CDMA中，地址碼都是從偽隨機序列中選取的，在CDMA中使用一種最易實現的偽隨機序列：m序列，利用m序列不同相位來區分不同用戶；為了數據安全，在CDMA的尋呼信道和正向業務信道中使用了數據掩碼（即數據擾亂）技術，其方法是用長度為2的42次方減1的m序列用于對業務信道進行擾碼（注意不是擴頻），它在分組交織器輸出的調制字符上進行，通過交織器輸出字符與長碼PN碼片的二進制模工相加而完成。1.3 偽隨機序列研究現狀迄今為止，人們獲得的偽隨機序列仍主要是PC（相控）序列，移位寄存器序列（m和M序列），Gold序列，GMW序列，級聯GMW序列，Kasami序列，Be

7、nt序列，No序列。其中m序列是最有名和最簡單的,也是研究的最透徹的序列。m序列還是研究其它序列的基礎。它序列平衡，有最好的自相關特性，但互相關滿足一定條件的族序列數很少(對于本原多項式的階數小于等于13的m序列，互為優選對的序列數不多于6)，且線性復雜度很小。1.4 研究容首先研究生成序列的反饋移位寄存器、反饋邏輯函數。主要研究它們的生成、隨機特性以與相關特性，并分析它們的優缺點以與存在的問題。最后在理論證明的基礎上應用Quartus II仿真驗證它們的隨機特性，并用仿真作出m序列相關特性圖形。第二章 設計中基本知識的介紹2.1 Altera Quartus II介紹Altera Quart

8、us II （3.0和更高版本）設計軟件是業界唯一提供FPGA和固定功能HardCopy器件統一設計流程的設計工具。系統設計者現在能夠用Quartus II軟件評估HardCopy Stratix器件的性能和功耗，相應地進行最大吞吐量設計。Quartus平臺與Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應商的開發工具相兼容。改進了軟件的LogicLock模塊設計功能，增添 了FastFit編譯選項，推進了網絡編輯性能，而且提升了調試能力。2.2Verilog-HDL硬件描述語言概述Verilog HDL語言最初是于

9、1983年由Gateway Design Automation公司為其模擬器產品開發的硬件建模語言。那時它只是一種專用語言。由于他們的模擬、仿真器產品的廣泛使用，Verilog HDL 作為一種便于使用且實用的語言逐漸為眾多設計者所接受。在一次努力增加語言普與性的活動中，Verilog HDL語言于1990年被推向公眾領域。 Open Verilog International （OVI）是促進Verilog發展的國際性組織。1992年， OVI決定致力于推廣Verilog OVI標準成為IEEE標準。這一努力最后獲得成功，Verilog 語言于1995年成為IEEE標準，稱為IEEE Std

10、 13641995。2.3 m序列碼發生器m序列碼也稱偽隨機序列碼，其主要特點是：（1）每個周期中，“1”碼出現2n-1次，“0”碼出現2n-1-1次，即0、1出現概率幾乎相等。（2）序列中連1的數目是n，連0的數目是n-1。（3）分布無規律，具有與白噪聲相似的偽隨機特性。由于具有這些特點，m序列碼在通信、雷達、系統可靠性測試等方面獲得了廣泛地應用。m序列碼發生器是一種反饋移位型結構的電路，它由n位移位寄存器加異或反饋網絡組成，其序列長度M2n-1，只有一個多余狀態即全0狀態，所以稱為最大線性序列碼發生器。由于其結構已定型，且反饋函數和連接形式都有一定的規律，因此利用查表的方式就可以設計出m序

11、列碼。列出部分m序列碼的反饋函數F和移存器位數n的對應關系。如果給定一個序列信號長度M，則根據M2n-1求出n，由n查表便可以得到相應的反饋函數F。M序列反饋函數表nM=2n-1反饋函數F111231,2371，3或2，34154，35315，36636，571277，682258，6，5，495119,5101023210,711204711,912409512,11,8,613819113,12,10，9141638314,13,11,915327671514,13,111713107117,141826214318,17,16,13,195228719,18,1

12、7,1420104857520,1721209715121,1922419430322,2123838860723,18241677721524,23,21,20注：反饋函數F可由本原多項式求得，每級F可有一種或多種。第三章 m序列生成單元的電路設計圖12 改進型簡單線性碼序列發生器3.1 系統組成系統主要由兩部分組成：一部分是組成主電路的移位寄存器（由八個D觸發器串接而成）；另一部分反饋電路由異或門組成。系統正常工作時，這兩部分共同產生m序列，并且將需要反饋的某級的輸出端，通過異或，將信號輸送到第一級的輸入端。每來一個時鐘信號，輸出數據向左移移移位。通過這些數據的位移，可以總結出規律性的變化

13、。3.2 m序列發生器根據移位寄存器的結構可以知道，其由若干個D觸發器構成。如果對每一個觸發器進行描述的話，那么程序就會冗長，對程序的運行速度有一定的影響，特別是多級移位寄存器來說。因此，就必須事先在庫中建好，一遍隨時調用。所以，就采取用COMPONENT語句來描述，這樣就減短程序的長度。第四章 設計中用的各模塊介紹4.1序列信號發生器原理序列信號發生器是能夠循環產生一組或多組序列信號的時序電路，它可以用寄存器或計數器構成。序列信號的種類很多，按照序列循環長度M和觸發器數目n的關系一般可分為三種：（1） 最大循環長度序列碼，M2n。（2） 最大線性序列碼（m序列碼），M=2n1。（3） 任意循

14、環長度序列碼，M2n。4.2序列信號發生器的設計 通常在許多情況下，要求按照給定的序列信號來設計序列信號發生器。序列信號發生器一般有兩種結構形式：一種是反饋移位型，另一種是計數型。4.2.1 反饋移位型序列信號發生器 反饋移位型序列碼發生器的結構框圖如圖所示，它由移位寄存器和組合反饋網絡組成，從移存器的某一輸出端可以得到周期性的序列碼。其設計按以下步驟進行：（1）根據給定序列信號的循環長度M，確定移存器位數n，2n-1M2n。 （2）確定移位寄存器的M個獨立狀態。將給定的序列碼按照移位規律n位一組，劃分位M個狀態。若M個狀態中出現重復現象，則應增加移存器位數 。用n+1位再重復上述過程，直到劃

15、分為M個獨立狀態為止。 圖3 反饋移位型序列信號發生器框圖（3）根據M個不同狀態列出移存器的狀態表和反饋函數表，求出反饋函數F的表式。（4）檢查自啟動性能（5）畫邏輯圖。4.2.2計數型序列碼發生器計數型序列碼發生器結構框圖如圖所示。它由計數器和組合輸出網絡兩部分組成，序列碼從組合輸出網絡輸出。設計過程分兩步：（1） 根據序列碼的長度M設計模M計數器，狀態可以自定；（2） 按計數器的狀態轉移關系和序列碼的要求設計組合輸出網絡。由于計數器的狀態設置和輸出序列的更改比較方便，而且還能同時產生多組序列碼。4.3 移位寄存器寄存器一般有多個觸發器組成，通常有鎖存寄存器和移位寄存器。本次介紹的寄存器是由

16、若干個D觸發器組成的線性移位寄存器（反饋型）。移位寄存器中的數據可以在移位脈沖作用下一次逐位右移或左移，數據既可以并行輸入、并行輸出，也可以串行輸入、串行輸出，還可以并行輸入、串行輸出，串行輸入、并行輸出，十分靈活，用途也很廣。 線性反饋移位寄存器是一種應用廣泛的數字部件，其結構簡單、速度快，被應用于許多領域。例如，在擴頻通信系統中，由它構成的偽隨機數（PN碼）發生器是這類系統的核心。在建自測試系統中，由它構成測試圖案發生器。另外，它也被廣泛應用于糾錯編碼、數字加密等領域。第五章 Quartus II5.1 Quartus II的簡介Quartus II 是Altera公司的綜合性PLD/FP

17、GA開發軟件，支持原理圖、VHDL、VerilogHDL以與AHDL（Altera Hardware Description Language）等多種設計輸入形式，嵌自有的綜合器以與仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。 Quartus II可以在XP、Linux以與Unix上使用，除了可以使用Tcl腳本完成設計流程外，提供了完善的用戶圖形界面設計方式。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設計的復雜性、加快了設計速度。對第三方EDA工具的良好支持也使用戶可以在設計流程的各個階段

18、使用熟悉的第三方EDA工具。 此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結合，可以方便地實現各種DSP應用系統；支持Altera的片上可編程系統（SOPC）開發，集系統級設計、嵌入式軟件開發、可編程邏輯設計于一體，是一種綜合性的開發平臺。具有運行速度快，界面統一，功能集中，易學易用等特點.5.2 Quartus II軟件的功能Quartus II提供了完全集成且與電路結構無關的開發包環境，具有數字邏輯設計的全部特性，包括： (1)可利用原理圖、結構框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設計實體文件； (2)芯

19、片（電路）平面布局連線編輯； (3)LogicLock增量設計方法，用戶可建立并優化系統，然后添加對原始系統的性能影響較小或無影響的后續模塊；(4)功能強大的邏輯綜合工具； (5)完備的電路功能仿真與時序邏輯仿真工具； (6)定時/時序分析與關鍵路徑延時分析； (7)可使用SignalTap II邏輯分析工具進行嵌入式的邏輯分析； (8)支持軟件源文件的添加和創建，并將它們起來生成編程文件； (9)使用組合編譯方式可一次完成整體設計流程； (10)自動定位編譯錯誤； (11)高效的期間編程與驗證工具； (12)可讀入標準的EDIF網表文件、VHDL網表文件和Verilog網表文件； (13)能

20、生成第三方EDA軟件使用的VHDL網表文件和Verilog網表文件。5.3 Quartus II軟件的啟動方法一、直接雙擊桌面上的圖標 ，可以打開Quartus II 軟件；方法二、執行：開始程序AlteraQuartus II 10.0sp1Quartus II 10.0sp1(32.bit)菜單命令，可以打開軟件。啟動軟件后，若你的電腦沒有連接到Internet互聯網，會出現如下圖所示的提示，提示你沒有連接到Altera的官方，將無法獲得更新的資源。點擊確定繼續，因為這不影響軟件的正常使用。第六章 序列信號發生器的設計仿真實現6.1仿真仿真就是對設計項目進行一項全面徹底的測試，以確保設計項

21、目的功能和時序特性，以與最后的硬件器件的功能與原設計相吻合。仿真操作前必須利用QuartusII的波形編輯器建立一個矢量波形文件以作仿真激勵。VWF文件將仿真輸入矢量和仿真輸出描述成為一波形的圖形來實現仿真。QuartusII允許對整個設計項目進行仿真測試，也可以對該設計中的任何子模塊進行仿真測試。方法是設定為“Simulation focus”。仿真設定單元（Simulation Settings）允許設計者指定該模塊的仿真類型，仿真覆蓋的時序和矢量激勵源等。Time/Vectors仿真參數設定窗允許設定仿真時間區域，以與矢量激勵源。對工程的編譯通過后，必須對其功能和時序性質進行仿真測試，以

22、了解設計結果是否滿足原設計要求。6.2 Verilog-HDL語言實現對圖2所示的類似電路進行Verilog-HDL語言描述，同時，在程序中增加必要的存儲單元設計，即可 實現設計思想。圖2所示的電路，在采用VHDL語言描述時，采用結構描述方式較為合適。可編程m序列發生器的程序設計如下：15位的m序列發生器的程序module M15Serial( input c_clk, input iN_rst, output o_ser );reg 3:0flow = 4'b0001; assign o_ser = flow0; always(posedge c_clk or negedge iN_rst) begin if(iN_rst) flow <= 4'b0001; else begin flow3:1 <= flow2:0; flow0 <= flow3 flow2; end endendmodule/output o_ser 是序列輸出6.3仿