1、目錄第一章 緒論11.1 簡介11.1.1 集成電路11.1.2 版圖設(shè)計11.2 軟件介紹21.3 標(biāo)準(zhǔn)單元版圖設(shè)計21.3.1 標(biāo)準(zhǔn)單元版圖設(shè)計的概念21.3.2 標(biāo)準(zhǔn)單元版圖設(shè)計的歷史21.3.3 標(biāo)準(zhǔn)單元的版圖設(shè)計的優(yōu)點31.3.4 標(biāo)準(zhǔn)單元的版圖設(shè)計的特點3第二章 D觸發(fā)器的介紹42.1 簡介42.2 維持阻塞式邊沿D觸發(fā)器42.2.1 電路工作過程42.2.2 狀態(tài)轉(zhuǎn)換圖和時序圖52.3 同步D觸發(fā)器52.3.1 電路結(jié)構(gòu)52.3.2 邏輯功能62.4 真單相時鐘（TSPC）動態(tài)D觸發(fā)器6第三章 0.35um工藝基于TSPC原理的D觸發(fā)器設(shè)計83.1 電路圖的設(shè)計83.1.1 創(chuàng)建

2、庫與視圖83.1.2 基于TSPC原理的D觸發(fā)器電路原理圖83.2 創(chuàng)建 D觸發(fā)器版圖93.2.1 設(shè)計步驟93.2.2 器件規(guī)格113.3 設(shè)計規(guī)則的驗證及結(jié)果11第四章 課程設(shè)計總結(jié)13參考文獻(xiàn)140 / 17第一章 緒論1.1 簡介1.1.1 集成電路集成電路（Integrated Circuit,簡稱IC）是20世紀(jì)60年代初期發(fā)展起來的一種新型半導(dǎo)體器件。它是經(jīng)過氧化、光刻、擴(kuò)散、外延、蒸鋁等半導(dǎo)體制造工藝，把構(gòu)成具有一定功能的電路所需的半導(dǎo)體、電阻、電容等元件及它們之間的連接導(dǎo)線全部集成在一小塊硅片上，然后焊接封裝在一個管殼內(nèi)的電子器件。其封裝外殼有圓殼式、扁平式或雙列直插式等多種

3、形式。是一種微型電子器件或部件，采用一定的工藝，把一個電路中所需的晶體管、二極管、電阻、電容和電感等元件及布線互連一起，制作在一小塊或幾小塊半導(dǎo)體晶片或介質(zhì)基片上，然后封裝在一個管殼內(nèi)，成為具有所需電路功能的微型結(jié)構(gòu)；其中所有元件在結(jié)構(gòu)上已組成一個整體，使電子元件向著微小型化、低功耗和高可靠性方面邁進(jìn)了一大步。集成電路發(fā)明者為杰克·基爾比（基于硅的集成電路）和羅伯特·諾伊思（基于鍺的集成電路）。當(dāng)今半導(dǎo)體工業(yè)大多數(shù)應(yīng)用的是基于硅的集成電路。 1.1.2 版圖設(shè)計版圖(Layout)是集成電路設(shè)計者將設(shè)計并模擬優(yōu)化后的電路轉(zhuǎn)化成的一系列幾何圖形，包含了集成電路尺寸大小、各層拓

4、撲定義等有關(guān)器件的所有物理信息。集成電路制造廠家根據(jù) 版圖 來制造掩膜。版圖的設(shè)計有特定的規(guī)則，這些規(guī)則是集成電路制造廠家根據(jù)自己的工藝特點而制定的。不同的工藝，有不同的設(shè)計規(guī)則。設(shè)計者只有得到了廠家提供的規(guī)則以后，才能開始設(shè)計。版圖在設(shè)計的過程中要進(jìn)行定期的檢查，避免錯誤的積累而導(dǎo)致難以修改。很多集成電路的設(shè)計軟件都有設(shè)計版圖的功能，Cadence 的Virtuoso的版圖設(shè)計軟件幫助設(shè)計者在圖形方式下繪制版圖。 對于復(fù)雜的版圖設(shè)計，一般把版圖設(shè)計分成若干個子步驟進(jìn)行： （1）劃分 為了將處理問題的規(guī)模縮小，通常把整個電路劃分成若干個模塊。 （2）版圖 規(guī)劃和布局是為了每個模塊和整個芯片選擇

5、一個好的布圖方案。 （3）布線 完成模塊間的互連，并進(jìn)一步優(yōu)化布線結(jié)果。 （4）壓縮 是布線完成后的優(yōu)化處理過程，他試圖進(jìn)一步減小芯片的面積。1.2 軟件介紹目前大部分IC 公司采用的是UNIX 系統(tǒng)， 使用版本是SunSolaris。版圖設(shè)計軟件通常為Cadence ， 它是一個大型的EDA 軟件，它幾乎可以完成電子設(shè)計的方方面面，包括ASIC 設(shè)計、FPGA設(shè)計和PCB 設(shè)計。軟件操作界面人性化，使用方便，安全可靠，但價格較昂貴。1.3 標(biāo)準(zhǔn)單元版圖設(shè)計1.3.1 標(biāo)準(zhǔn)單元版圖設(shè)計的概念標(biāo)準(zhǔn)單元,也叫宏單元。它先將電路設(shè)計中可能會遇到的所有基本邏輯單元的版圖, 按照最佳設(shè)計的一定的外形尺寸

6、要求, 精心繪制好并存入單元庫中。實際設(shè)計ASIC電路時, 只需從單元庫中調(diào)出所要的元件版圖, 再按照一定的拼接規(guī)則拼接, 留出規(guī)則而寬度可調(diào)的布線通道, 即可順利地完成整個版圖的設(shè)計工作了。基本邏輯單元的邏輯功能不同, 其版圖面積也不可能是一樣大小的。但這些單元版圖的設(shè)計必須滿足一個約束條件, 這就是在某一個方向上它們的尺寸必須是完全一致的, 比如說它們可以寬窄不一, 但它們的高度卻必須是完全相等的,這就是所謂的“等高不等寬”原則。這一原則是標(biāo)準(zhǔn)單元設(shè)計法得以實施的根本保證。1.3.2 標(biāo)準(zhǔn)單元版圖設(shè)計的歷史隨著集成電路產(chǎn)業(yè)迅猛的發(fā)展,工藝水平不斷提高,集成電路特征尺寸循著摩爾定律不斷縮小。

7、設(shè)計芯片時需要考慮的因素越來越多,芯片設(shè)計的復(fù)雜程度也越來越高。因而盡可能復(fù)用一些已經(jīng)通過工藝驗證的IP核可以提高設(shè)計的效率,降低芯片設(shè)計的成本。標(biāo)準(zhǔn)單元庫是IP核中很基礎(chǔ)也是很重要的一個組成部分。傳統(tǒng)的標(biāo)準(zhǔn)單元庫設(shè)計方案有一套很復(fù)雜的設(shè)計流程,不但耗時耗力,而且投入巨大,同時也會在一定程度上制約新工藝的推廣。一種解決辦法就是將工藝升級的相關(guān)參數(shù)通過一定的算法轉(zhuǎn)換成比例因子,用該比例因子對舊工藝條件下設(shè)計成熟的標(biāo)準(zhǔn)單元庫進(jìn)行縮放,使工藝升級的效果體現(xiàn)到原來的IP核中,令其可以復(fù)用到新的工藝上,這樣不但可以大幅度的提高設(shè)計效率還可以促進(jìn)新工藝的推廣。1.3.3 標(biāo)準(zhǔn)單元的版圖設(shè)計的優(yōu)點基于標(biāo)準(zhǔn)單

8、元的設(shè)計風(fēng)格是最流行的全定制設(shè)計風(fēng)格中的一種，這種設(shè)計要求開發(fā)一套全定制掩膜。在這種設(shè)計中，我們把所有常用的邏輯單元都開發(fā)出來，明確其特性，并存儲在一個標(biāo)準(zhǔn)單元庫中。一個典型的存儲庫可能包含諸如反相器，與非門，或門，與或非門，或與非門，D閂鎖和D觸發(fā)器等幾百種單元。每種們都可以通過多種方式來實現(xiàn)，以便于為不同扇出提供足夠的驅(qū)動能力。例如，反相器可以有標(biāo)準(zhǔn)尺寸，雙倍尺寸和四倍尺寸，可供芯片開發(fā)者選擇合適的尺寸來實現(xiàn)較高的電路速度和版圖密度。1.3.4 標(biāo)準(zhǔn)單元的版圖設(shè)計的特點需要全套掩膜版，屬于定制設(shè)計方法；（1） 門陣列方法：合適的母片，固定的單元數(shù)、壓焊塊數(shù)和通道間距；（2） 標(biāo)準(zhǔn)單元方法：

9、可變的單元數(shù)、壓焊塊數(shù)、通道間距，布局布線的自由度增大；（3） 較高的芯片利用率和連線布通率；（4） 依賴于標(biāo)準(zhǔn)單元庫，SC庫建立需較長的周期和較高的成本，尤其工藝更新時。第二章 D觸發(fā)器的介紹2.1 簡介鎖存器是一種基本的記憶器件，它能夠儲存一位元的數(shù)據(jù)。由于它是一種時序性的電路，所存器是一種基本的記憶器件，它能夠儲存一位元的數(shù)據(jù)。由于它是一種時序性的電路，所以觸發(fā)器不同于鎖存器，它是一種時鐘控制的記憶器件，觸發(fā)器具有一個控制輸入訊號 (CLOCK)。CLOCK訊號使觸發(fā)器只在特定時刻才按輸入訊號改變輸出狀態(tài)。若觸發(fā)器只在時鐘CLOCK由L到H (H到L) 的轉(zhuǎn)換時刻才接收輸入，則稱這種觸發(fā)

10、器是上升沿 (下降沿) 觸發(fā)的。D觸發(fā)器可用來儲存一位的數(shù)據(jù)。通過將若干個觸發(fā)器連接在一起可儲存多位元的數(shù)據(jù)，它們可用來表示時序器的狀態(tài)、計數(shù)器的值、電腦記憶體中的ASCII碼或其他資料。D觸發(fā)器是最常用的觸發(fā)器之一。對于上升沿觸發(fā)D觸發(fā)器來說，其輸出Q只在CLOCK由L到H的轉(zhuǎn)換時刻才會跟隨輸入D的狀態(tài)而變化，其他時候Q則維持不變2.2 維持阻塞式邊沿D觸發(fā)器維持阻塞式邊沿D觸發(fā)器的邏輯圖和邏輯符號如圖2-3所示。該觸發(fā)器由六個與非門組成，其中G1、G2構(gòu)成基本RS觸發(fā)器，G3、G4組成時鐘控制電路，G5、G6組成數(shù)據(jù)輸入電路。和分別是直接置0和直接置1端，有效電平為低電平。分析工作原理時，

11、設(shè)和均為高電平，不影響電路的工作。2.2.1 電路工作過程電路工作過程如圖2-1所示。（a） 邏輯圖 （b） 邏輯符號圖2-1 維持阻塞型D觸發(fā)器2.2.2 狀態(tài)轉(zhuǎn)換圖和時序圖維持阻塞D觸發(fā)器的狀態(tài)轉(zhuǎn)換圖如圖2-2所示， 圖(a)為狀態(tài)轉(zhuǎn)換圖，圖(b)為時序圖。圖 2-2 維持阻塞D觸發(fā)器的狀態(tài)轉(zhuǎn)換圖和時序圖2.3 同步D觸發(fā)器2.3.1 電路結(jié)構(gòu)為了避免同步RS觸發(fā)器出現(xiàn)R=S=1的情況，可在R和S之間接入非門G5 ，如圖2-3所示。圖2-3 同步D觸發(fā)器2.3.2 邏輯功能表2-3-2同步D觸發(fā)器的特性表根據(jù)特性表可得到在CP1時的同步D觸發(fā)器的驅(qū)動表。2.4 真單相時鐘（TSPC）動態(tài)D

12、觸發(fā)器下圖所示為一個用TSPC原理構(gòu)成的上升沿D觸發(fā)器的電路圖。電路由11個晶體管構(gòu)成，分為四級。當(dāng)時鐘信號為低電平時，第一級作為一個開啟的鎖存器接收輸入信號，而第二級的輸出節(jié)點被預(yù)充電。在此期間，第三級和第四級保持原來的輸出狀態(tài)。當(dāng)時鐘信號由低電平變換到高電平時，第一級不再開啟而且第二級開始定值。同時，第三級變?yōu)殚_啟而且將采樣值傳送到輸出。注意，最末級(反相器)只用于獲得不反相的輸出電平。圖2-3基于TSPC原理構(gòu)成的動態(tài)D觸發(fā)器此電路的掩模板圖如圖所示。nMOS晶體管的器件尺寸的寬長比為（W/L）=(1.5um/350nm)，pMOS晶體管的器件尺寸的寬長比為（W/L）=(2.1um/35

13、0nm)。版圖對應(yīng)的工藝的寄生參數(shù)可通過電路的提取決定。而提取的電路文件用SPICE仿真來確定它的性能。仿真的TSPC DFF電路的輸入，輸出波形如圖2-5所示。可見，電路可以工作在500MHz的時鐘頻率上。因為他們的設(shè)計相對簡單，晶體管數(shù)目少喝運(yùn)行速度快高，特別是在高性能設(shè)計中，對于傳統(tǒng)CMOS電路來說基于TSPC電路時一種較好的選擇。第三章 0.35um工藝基于TSPC原理的D觸發(fā)器設(shè)計3.1 電路圖的設(shè)計3.1.1 創(chuàng)建庫與視圖lab1 中創(chuàng)建的庫與視圖如果仍存在，則沒有必要再行創(chuàng)建，直接調(diào)用即可。在CIW 中選擇Fileopen，在彈出窗口中選擇如下：Library Name： ZFC

14、ell Name： DView Name： Schematic點擊OK，打開Schematic Editing 的空白窗口。以下步驟為創(chuàng)建庫與視圖的過程。 在命令解釋窗口CIW 中，依次選擇FileNewLibrary，打開New Library窗口。 在New Library 窗口中，Name 欄輸入庫文件名ZF（可以自定義），右側(cè)工藝文件（Technology File）欄中，選擇最下方的Dont need a techfile，點擊窗口左上角的OK。 在CIW 中，選擇filenewcellview，打開Create New File 窗口。 在Create New File 窗口中，L

15、ibrary Name 選取為ZF（與剛才定義一致），Cell Name 設(shè)置為D，View Name 選取為Schematic，Tool 欄選取為Composer-Schematic，點擊OK，彈出Schematic Editing 的空白窗口。3.1.2 基于TSPC原理的D觸發(fā)器電路原理圖電路如圖 3-1 所示3-1 基于TSPC原理的D觸發(fā)器電路原理圖3.2 創(chuàng)建 D觸發(fā)器版圖3.2.1 設(shè)計步驟 在CIW 中，選擇FileOpen，參數(shù)設(shè)置如下：Library Name ZFCell Name DView Name layout點擊OK，打開design 的空白窗口，以下編輯將實現(xiàn)

16、D 版圖結(jié)構(gòu)如圖所示。 在LSW 窗口中，選擇poly drawing 作為當(dāng)前編輯層。 選擇CreatePath 或按盲鍵p，來繪制多晶硅柵體。 在design 窗口中，點擊LMB，從坐標(biāo)原點x0、y0 到x0、y4.8 連線poly，之后雙擊LMB 或按Return（Enter）鍵，完成柵體繪制。 在LSW 窗口中，選擇ndiff drawing 層為當(dāng)前編輯層，選擇CreateRectangle或按盲鍵r，用以繪制擴(kuò)散區(qū)。 在design 窗口中，選擇不在同一直線的任意兩點，點擊LMB 形成矩形擴(kuò)散區(qū)，矩形形狀可在后續(xù)操作中調(diào)整。調(diào)整 ndiff 與poly path 選擇WindowC

17、reate Ruler 或按盲鍵k，在設(shè)計窗口中加入Ruler，以便精確控制版圖尺寸。 按Return 鍵或點擊LMB 完成Ruler 的添加，可選擇WindowClear All37Rulers 或按盲鍵K，刪除添加的Ruler。 選擇EditStretch 或按盲鍵s，在設(shè)計窗口中，使用LMB 選擇需要調(diào)整的目標(biāo)或目標(biāo)的一部分，選擇后以高亮顯示，拖動鼠標(biāo)至合適位置后釋放，完成目標(biāo)大小的調(diào)整。注意：調(diào)整path 時，確保只有path 的中線高亮顯示，否則，有可能將path的寬度也進(jìn)行了調(diào)整。繪制 Source 與Drain 在LSW 窗口中，選擇matal1 作為當(dāng)前編輯層，選擇Create

18、Rectangle 或按盲鍵r，繪制一個矩形，用以源區(qū)金屬連接。 在LSW 窗口中，選擇contact dg 作為當(dāng)前編輯層，選擇CreateRectangle或按盲鍵r，繪制兩個正方形，作為源區(qū)接觸孔。 按照設(shè)計規(guī)則，調(diào)整contacts 與metal1 的位置。 同時選擇contacts 與metal1（選擇一個目標(biāo)后按Shift 鍵，繼續(xù)選擇其它目標(biāo)，操作與Windows 系統(tǒng)相同），選擇EditCopy 或按盲鍵c，因為mos器件的對稱性，可通過拷貝完成漏區(qū)的繪制。 點擊高亮顯示的被選目標(biāo)實現(xiàn)拷貝，在空白處點擊LMB 實現(xiàn)粘貼。 按照設(shè)計規(guī)則，利用Ruler 和Stretch 調(diào)整版圖

19、尺寸。 選擇OptionsDisplay 或按盲鍵e，點亮Axes，選擇EditMove 或按盲鍵m。 選擇所有D 版圖的組件，點擊選中并放置到合適位置。 完成繪制后，選擇DesignSave 并關(guān)閉窗口。版圖如下3.2.2 器件規(guī)格此電路的掩膜版圖（用0.35um COMS技術(shù)設(shè)計規(guī)則）如圖所示，nMOS晶體管的器件尺寸寬長比為（W/L）n=(1.5um/0.35um),p MOS晶體管的寬長比為（W/L）p=（2.1um/0.35um)。版圖對應(yīng)工藝的寄生參數(shù)可以通過電路提取決定。3.3 設(shè)計規(guī)則的驗證及結(jié)果設(shè)計規(guī)則的驗證是版圖與具體工藝的接口，因此就顯得尤為重要，可以進(jìn)行設(shè)計規(guī)則驗證（DRC）。在進(jìn)行驗證操作過程中用到的庫都應(yīng)位于當(dāng)前運(yùn)行目錄或由路徑指定鏈接到該運(yùn)行目錄。打開要驗證單元的版圖界面，點擊FILE下的DRACULADRC，彈出在菜單欄上