1、3.1 3.1 組合邏輯電路的分析與設計方法組合邏輯電路的分析與設計方法3.2 3.2 組合邏輯電路中的競爭冒險組合邏輯電路中的競爭冒險3.3 3.3 若干常用的組合邏輯電路若干常用的組合邏輯電路組合電路：組合電路：輸出僅由輸入決定，與電路先前狀輸出僅由輸入決定，與電路先前狀態無關；電路結構中態無關；電路結構中無反饋環路無反饋環路（無記憶）（無記憶） 組組合合邏邏輯輯電電路路 I0 I1 In-1 Y0 Y1 Ym-1 輸輸 入入 輸輸 出出 )I,I,I(fY )I,I,I(fY)I,I,I(fY1n101m1m1n10111n10003.1 3.1 組合邏輯電路的分析與設計方法組合邏輯電路

2、的分析與設計方法3.2 3.2 組合邏輯電路中的競爭冒險組合邏輯電路中的競爭冒險3.3 3.3 若干常用的組合邏輯電路若干常用的組合邏輯電路邏輯圖邏輯圖邏輯表達式邏輯表達式 2 最簡與或表最簡與或表達式達式ABCY&ABY1 BCY2 CAY3 AC BC ABYYYY321 1 2 CABCABY 1Y2Y3YY最簡與或表最簡與或表達式達式 3 真值表真值表 4 電路的邏輯電路的邏輯功能功能( (電路的電路的改進）改進）CABCABY 3 當輸入當輸入A A、B B、C C中有中有2 2個或個或3 3個為個為1 1時，輸時，輸出出Y Y為為1 1，否則，否則輸出輸出Y Y為為0 0。

3、所。所以這個電路實以這個電路實際上是一種際上是一種3 3人表決用的組人表決用的組合電路合電路：只要：只要有有2 2票或票或3 3票同票同意，表決就通意，表決就通過。過。 4 1.由給定的邏輯圖寫出邏輯關系表達式。由給定的邏輯圖寫出邏輯關系表達式。2.用邏輯代數或卡諾圖對邏輯表達式進用邏輯代數或卡諾圖對邏輯表達式進行化簡。行化簡。3.列出真值表。列出真值表。電路電路 結構結構輸入輸出之間輸入輸出之間的邏輯關系的邏輯關系4.得出結論（邏輯功能的說明）得出結論（邏輯功能的說明） Y3 1 1 1 1 A B C Y Y1 Y2 1 邏輯圖邏輯圖BBACBABYYYYBYYYBAYCBAY213213

4、21 邏輯表達式邏輯表達式BABBABBACBAY 最簡與或最簡與或表達式表達式真值表真值表電路的邏輯功能電路的邏輯功能電路的輸出電路的輸出Y Y只與輸入只與輸入A A、B B有有關，而與輸入關，而與輸入C C無關。無關。Y Y和和A A、B B的的邏輯關系為：邏輯關系為：A A、B B中只要一個為中只要一個為0 0，Y=1Y=1；A A、B B全為全為1 1時，時，Y=0Y=0。所以。所以Y Y和和A A、B B的邏輯關系為與非運算的的邏輯關系為與非運算的關系。關系。用與非門實現用與非門實現ABBAY A B C Y & &1111DCBAY2Y1Y01.1.寫出邏輯函數表達

5、式：寫出邏輯函數表達式：DBADCDBADCY2ACDBCDCBDACDBCDCBDY1BDCDBDCDY02.2.作邏輯真值表：作邏輯真值表： 可以看出，當可以看出，當DCBADCBA表示的二進制數表示的二進制數小于或等于小于或等于5 5時時Y Yo o為為1 1，這個二進制數，這個二進制數大于大于5 5且小于且小于1111時時Y Y1 1為為1 1，當這個二進，當這個二進制數大于或等于制數大于或等于1111時時Y Y2 2為為1 1。 因此，這個邏輯電路可以用來判因此，這個邏輯電路可以用來判別輸入的別輸入的4 4位二進制數數值的范圍。位二進制數數值的范圍。DBADCDBADCY2ACDBC

6、DCBDACDBCDCBDY1BDCDBDCDY0 表達式表達式 01012123233BBGBB GBBGBG自然二進制碼自然二進制碼格雷碼格雷碼B3B2B1B0 G3G2G1G0 0 0 0 00 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 0 0 1 0 1 0 1

7、 1 0 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 0 0 0自然二進制碼至格雷碼自然二進制碼至格雷碼的轉換電路。的轉換電路。根據要求設計出實際邏輯電路根據要求設計出實際邏輯電路電路功電路功能描述能描述例：例：用與非門設計一個舉重裁判表決電路。設舉重用與非門設計一個舉重裁判表決電路。設舉重比賽有比賽有3 3個裁判，一個主裁判和兩個副裁判。杠鈴完個裁判，一個主裁判和兩個副裁判。杠鈴完全舉上的裁決由每一個裁判按一下自己面前的按鈕全舉上的裁決由每一個裁判按一下自己面前的按鈕來確定。只有當兩個或兩個以上裁判判為成功，并來確定。只有當兩個或兩個以上裁判判為成功，并且其中有一

8、個為主裁判時，表明成功的燈才亮。且其中有一個為主裁判時，表明成功的燈才亮。窮舉法窮舉法 1 1 設主裁判為變量設主裁判為變量A A，副裁判分別為，副裁判分別為B B和和C C；表示成；表示成功與否的燈為功與否的燈為Y Y，根據邏輯要求列出真值表。，根據邏輯要求列出真值表。 A B C Y A B C Y 0 0 0 0 0 1 0 1 0 0 1 1 0 0 0 0 1 0 0 1 0 1 1 1 0 1 1 1 0 1 1 1 真值表真值表 2 邏輯表達式邏輯表達式 2 ABCCABCBAmmmY765 3 卡諾圖卡諾圖 3 BC A 00 01 11 10 0 1 111 4 化簡化簡最簡

9、與或最簡與或表達式表達式化簡化簡 4 Y= AB +AC 5 邏輯變換邏輯變換 5 ACABY 6 邏輯電路圖邏輯電路圖 6 ABACY&例：試將例：試將8421BCD8421BCD碼轉換成余碼轉換成余3BCD3BCD碼碼 8421碼碼 余余3碼碼 B3 B2 B1 B0 E3 E2 E 1 E00 0 0 0 0 0 0 1 11 0 0 0 1 0 1 0 02 0 0 1 0 0 1 0 13 0 0 1 1 0 1 1 04 0 1 0 0 0 1 1 15 0 1 0 1 1 0 0 06 0 1 1 0 1 0 0 17 0 1 1 1 1 0 1 08 1 0 0 0 1

10、 0 1 19 1 0 0 1 1 1 0 010 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1 14 1 1 1 0 15 1 1 1 1 （2 2）卡諾圖）卡諾圖（1 1）真值表）真值表 000101101212022120233BEBBBBEBBBBBBBEBBBBBE 000101101212022120233BEBBBBEBBBBBBBEBBBBBE 交叉路口的交通管制燈有三個，交叉路口的交通管制燈有三個， 分分紅、紅、 黃、綠三色。正常工作時，黃、綠三色。正常工作時， 應該只有一應該只有一盞燈亮，盞燈亮， 其它情況均屬電路故障。其它情況均屬電路故

11、障。 試設計故試設計故障報警電路。障報警電路。 設定燈亮用設定燈亮用1 1表示，表示， 燈滅用燈滅用0 0表示；表示； 報警狀態用報警狀態用1 1表示，表示， 正常工作用正常工作用0 0表示。表示。 紅、紅、 黃、黃、 綠三燈分別用綠三燈分別用R R、 Y Y、 G G表示，表示， 電路輸電路輸出用出用Z Z表示。表示。 列出真值表。列出真值表。 RYGZ0001001001000111100010111101111110100111RYG0100111001卡諾圖卡諾圖 Z RYG +RY+YG +RG 若限定電路用若限定電路用與非門與非門作成，作成， 則邏輯函數式可改寫成則邏輯函數式可改寫

12、成 據此表達式作出的電路如圖示。據此表達式作出的電路如圖示。 RGYGRYGYRZRGYGRYGYRZ&RYRGYGR Y G邏輯圖邏輯圖 3.1 3.1 組合邏輯電路的分析與設計方法組合邏輯電路的分析與設計方法3.2 3.2 組合邏輯電路中的競爭冒險組合邏輯電路中的競爭冒險3.3 3.3 若干常用的組合邏輯電路若干常用的組合邏輯電路 在組合電路中，當輸入信號的狀態改變時，輸出端可能會在組合電路中，當輸入信號的狀態改變時，輸出端可能會出現不正常的干擾信號，使電路產生錯誤的輸出，這種現象出現不正常的干擾信號，使電路產生錯誤的輸出，這種現象稱為稱為競爭冒險競爭冒險。 產生競爭冒險的產生競爭

13、冒險的原因原因：主要是門電路的延遲時間產生的。：主要是門電路的延遲時間產生的。 A A 1 & Y1 A A Y1 (a) (a) 1 1 Y2 A A Y2 (b) (b) 0AAY1 1AAY2 干擾信號干擾信號BCBAY Y1 ABC000111100000110111ABC12314&有圈相切，則有競爭冒險有圈相切，則有競爭冒險增加冗余項，增加冗余項，消除競爭冒險消除競爭冒險ACBCBAY Y1ABC125341&與或表達式與或表達式中中, , 當當A=1A=1， C=1C=1時時, , , 此時若直接連成邏輯電路，可能此時若直接連成邏輯電路，可能存在存在“0”

14、0”型冒險。型冒險。v 可以在該式中增加可以在該式中增加冗余項冗余項， 變換為變換為，則當，則當A=C=1A=C=1時，時，Y=1Y=1，克，克服了服了“”型冒險。型冒險。 YABBCACBCBAY YBB方法方法1. 1. 利用冗余項利用冗余項如圖所示卡諾圖，只要在兩圈相切處增加一個圈（冗余），就能如圖所示卡諾圖，只要在兩圈相切處增加一個圈（冗余），就能消除冒險。由此得函數表達式為消除冒險。由此得函數表達式為方法方法. . 吸收法吸收法 在輸出端加小電容在輸出端加小電容C C可以消除毛刺如圖所示。但是輸出波形可以消除毛刺如圖所示。但是輸出波形的前后沿將變壞的前后沿將變壞, , 在對波形要求較

15、嚴格時，應再加整形電路。在對波形要求較嚴格時，應再加整形電路。方法方法. .取樣法取樣法電路穩定后加入取樣脈沖，在取樣脈沖作用期間輸出的信號才電路穩定后加入取樣脈沖，在取樣脈沖作用期間輸出的信號才有效，可以避免毛刺影響輸出波形。有效，可以避免毛刺影響輸出波形。加取樣脈沖原則：加取樣脈沖原則：“或或”門及門及“或非或非”門門加負取樣脈沖加負取樣脈沖“與與”門及門及“與非與非”門加門加正取樣脈沖正取樣脈沖利用冗余項利用冗余項：只能消除邏輯冒險，而不能消除功能冒險（：只能消除邏輯冒險，而不能消除功能冒險（當當多個輸入信號同時變化的瞬間，由于變化快慢不同而引起的多個輸入信號同時變化的瞬間，由于變化快慢

16、不同而引起的冒險冒險 ），適用范圍有限。，適用范圍有限。取樣法取樣法：加取樣脈沖對邏輯冒險及功能冒險都有效。目前大：加取樣脈沖對邏輯冒險及功能冒險都有效。目前大多數中規模集成模塊都設有使能端，可以將取樣信號作用于多數中規模集成模塊都設有使能端，可以將取樣信號作用于該端，待電路穩定后才使輸出有效。該端，待電路穩定后才使輸出有效。吸收法吸收法：加濾波電容使輸出信號變壞，引起波形的上升、下：加濾波電容使輸出信號變壞，引起波形的上升、下降時間變長，不宜在中間級使用。實驗調試階段采用的應急降時間變長，不宜在中間級使用。實驗調試階段采用的應急措施。措施。如果負載電路對尖峰脈沖不敏感（如光電顯示器件），就如

17、果負載電路對尖峰脈沖不敏感（如光電顯示器件），就可以不考慮競爭冒險這個問題。可以不考慮競爭冒險這個問題。組合電路的特點：在任何時刻的輸出只取決于當時的輸組合電路的特點：在任何時刻的輸出只取決于當時的輸入信號，而與電路原來所處的狀態無關。實現組合電路的基入信號，而與電路原來所處的狀態無關。實現組合電路的基礎是邏輯代數和門電路。礎是邏輯代數和門電路。組合電路的邏輯功能可用邏輯圖、真值表、邏輯表達式、組合電路的邏輯功能可用邏輯圖、真值表、邏輯表達式、卡諾圖和波形圖等卡諾圖和波形圖等5 5種方法來描述，它們在本質上是相通的，種方法來描述，它們在本質上是相通的，可以互相轉換。可以互相轉換。組合電路的分析

18、步驟組合電路的分析步驟：邏輯圖：邏輯圖寫出邏輯表達式寫出邏輯表達式邏輯邏輯表達式化簡表達式化簡列出真值表列出真值表邏輯功能描述。邏輯功能描述。組合電路的設計步驟組合電路的設計步驟：列出真值表：列出真值表寫出邏輯表達式或寫出邏輯表達式或畫出卡諾圖畫出卡諾圖邏輯表達式化簡和變換邏輯表達式化簡和變換畫出邏輯圖。畫出邏輯圖。3.1 3.1 組合邏輯電路的分析與設計方法組合邏輯電路的分析與設計方法3.2 3.2 組合邏輯電路中的競爭冒險組合邏輯電路中的競爭冒險3.3 3.3 若干常用的組合邏輯電路若干常用的組合邏輯電路實現編碼操作的電路稱為編碼器。實現編碼操作的電路稱為編碼器。（1 1）3 3位二進制編

19、碼器位二進制編碼器真真值值表表輸入輸入8 8個互斥的信號個互斥的信號輸出輸出3 3位二進制代碼位二進制代碼邏邏輯輯表表達達式式753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIY I7I6I5I4 I3I2 I1 I0Y2 Y1 Y0I7I6I5I4 I3I2 I1 I0Y2 Y1 Y0(a) 由或門構成(b) 由與非門構成111&邏輯圖邏輯圖 在優先編碼器中優先級別高的信號排斥級別低的，即在優先編碼器中優先級別高的信號排斥級別低的，即具有單方面排斥的特性。具有單方面排斥的特性。 設設I7 7的優先級別最高，的優先級別最高，I6次

20、之，依此類推，次之，依此類推，I0 0最低。最低。邏輯表達式邏輯表達式 12463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY集成集成3 3位二進制優先編碼器位二進制優先編碼器74LS14874LS148 VCC YS YEX I3 I2 I1 I0 Y0 I4 I5 I6 I7 S Y2 Y1 GND 16 15 14 13 12 11 10 9 74LS148 1 2 3 4 5 6 7

21、 8 Y2 Y1 Y0 YS YEX S I7 I6 I5 I4 I3 I2 I1 I0 6 7 9 15 14 74LS148 5 4 3 2 1 13 12 11 10 (a) 引腳排列圖 (b) 邏輯功能示意圖 S S為為使能輸入端使能輸入端，低電平有效。，低電平有效。Y YS S為為使能輸出端使能輸出端，通常接至低，通常接至低位芯片的端。位芯片的端。Y YS S和和S S配合可以實現多級編碼器之間的優先級別配合可以實現多級編碼器之間的優先級別的控制。的控制。Y YEXEX為為擴展輸出端擴展輸出端，是控制標志。，是控制標志。 Y YEXEX 0 0表示是表示是編碼編碼輸出輸出； Y YE

22、XEX 1 1表示不是編碼輸出。表示不是編碼輸出。集成集成3 3位二進制優先編碼器位二進制優先編碼器74LS14874LS148的真值表的真值表輸入：邏輯輸入：邏輯0(0(低電平）有效低電平）有效輸出：邏輯輸出：邏輯0(0(低電平）有效低電平）有效（3 3）第一片工作時）第一片工作時, ,編碼器輸出：編碼器輸出0111 第二片工作時第二片工作時, ,編碼器輸出編碼器輸出: : 1000-11111000-1111（1 1）編碼器輸入）編碼器輸入1616線線, ,用兩片用兩片8-38-3線編碼器，高位為第一片，線編碼器，高位為第一片， 低位為第二片低位為第二片（2

23、2）實現優先編碼：高位選通輸出與低位控制端連接）實現優先編碼：高位選通輸出與低位控制端連接例：用例：用8-38-3線優先編碼器線優先編碼器CT74LS148CT74LS148擴展成擴展成1616線線-4-4線編碼器線編碼器集成集成3 3位二進制優先編碼器位二進制優先編碼器74LS14874LS148的級聯的級聯 Y0 Y1 Y2 Y3 YEX Y0 Y1 Y2 YEX YS 低位片 S I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 YEX YS 高位片 S I0 I1 I2 I3 I4 I5 I6 I7 I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I

24、11 I12 I13 I14 I15 & & & & 1616線線-4-4線優先編碼器線優先編碼器（1 1）8421 BCD8421 BCD碼編碼器碼編碼器真真值值表表輸入輸入1010個互斥的數碼個互斥的數碼輸出輸出4 4位二進制代碼位二進制代碼 用二進制代碼表示特定對象的過程稱為用二進制代碼表示特定對象的過程稱為編碼編碼；實現；實現編碼操作的電路稱為編碼操作的電路稱為編碼器編碼器。 編碼器分二進制編碼器和十進制編碼器，各種編碼器分二進制編碼器和十進制編碼器，各種編編碼碼器的工作原理類似，設計方法也相同。集成二進制編器的工作原理類似，設計方法也相同。集成二進制編

25、碼器和集成十進制編碼器均采用碼器和集成十進制編碼器均采用優先編碼優先編碼方案。方案。 把代碼狀態的特定含義翻譯出來的過程稱為把代碼狀態的特定含義翻譯出來的過程稱為譯碼譯碼，實現譯，實現譯碼操作的電路稱為碼操作的電路稱為譯碼器譯碼器。1 1、 二進制譯碼器二進制譯碼器 設二進制譯碼器的輸入端為設二進制譯碼器的輸入端為n n個，則輸出端為個，則輸出端為2 2n n個，個，且對應于輸入代碼的每一種狀態，且對應于輸入代碼的每一種狀態，2 2n n個輸出中只有一個個輸出中只有一個為為1 1（或為（或為0 0），其余全為），其余全為0 0（或為（或為1 1）。）。輸入輸入：3 3位二進制代碼位二進制代碼

26、輸出輸出：8 8個互斥的信號個互斥的信號 用二極管與門陣列構成的譯碼器比較簡單，但是其電路的輸入用二極管與門陣列構成的譯碼器比較簡單，但是其電路的輸入電阻較低而輸出電阻較高，且輸出的高、低電平信號發生偏移。電阻較低而輸出電阻較高，且輸出的高、低電平信號發生偏移。 通常只在一些大規模集成電路內部采用這種結構，而在一些中通常只在一些大規模集成電路內部采用這種結構，而在一些中規模集成電路譯碼器中多采用三極管集成門電路結構。規模集成電路譯碼器中多采用三極管集成門電路結構。00120mAAAY10121mAAAY20122mAAAY30123mAAAY40124mAAAY50125mAAAY60126m

27、AAAY70127mAAAY 16 15 14 13 12 11 10 9 74LS138 1 2 3 4 5 6 7 8 VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 G2A G2B G1 Y7 GND 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 G2A G2B G1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA (a) 引腳排列圖 (b) 邏輯功能示意圖 A2、A1、A0為二進制譯碼輸入端， Y7Y0 為譯碼輸出端（低電平有效），G1、 G2A、G2B為選通控制端。當G11、 G2A+G

28、2B=0 時，譯碼器處于工作狀態；當G10、 G2A+G2B=1 時，譯碼器處于禁止狀態。B2A22GGG 輸入：自然二進制碼輸入：自然二進制碼輸出：低電平有效輸出：低電平有效00120mAAAY10121mAAAY20122mAAAY30123mAAAY40124mAAAY50125mAAAY60126mAAAY70127mAAAYS1,S2,S3為片選段，為片選段，S1=1,S2=S3=0時，時，Gs輸出高電平，譯輸出高電平，譯碼器處于工作狀態。碼器處于工作狀態。例：用例：用3838譯碼器譯碼器構成構成416416譯碼器譯碼器X X0 0-X-X3 3：譯碼輸入：譯碼輸入E E：譯碼控制：

29、譯碼控制X3-X0X3-X00111，第一片工作第一片工作X3-X0X3-X0：1000-11111000-1111第二片工作第二片工作000-111000-111 譯碼輸入譯碼輸入0 0 0 0 1 10 0 0 0 0 0000-111000-111 譯碼輸入譯碼輸入1 1 0 0 1 10 0 0 0 1 18421 BCD8421 BCD碼譯碼器碼譯碼器把二把二- -十進制代碼翻譯成十進制代碼翻譯成1010個十進制數字信號的電路，個十進制數字信號的電路，稱為稱為二二- -十進制譯碼器十進制譯碼器。二二- -十進制譯碼器的輸入是十進制數的十進制譯碼器的輸入是

30、十進制數的4 4位二進制編碼位二進制編碼（BCDBCD碼），分別用碼），分別用A A3 3、A A2 2、A A1 1、A A0 0表示；輸出的是與表示；輸出的是與1010個個十進制數字相對應的十進制數字相對應的1010個信號，用個信號，用Y Y9 9Y Y0 0表示。由于二表示。由于二- -十十進制譯碼器有進制譯碼器有4 4根輸入線，根輸入線，1010根輸出線，所以又稱為根輸出線，所以又稱為4 4線線-10-10線譯碼器。線譯碼器。注：對注：對BCDBCD碼以外的偽碼拒絕翻譯碼以外的偽碼拒絕翻譯拒偽功能拒偽功能01239012380123701236012350123401233012320

31、123101230 AAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAY A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&用來驅動各種顯示器件，從而將用二進制代碼表示的數字、用來驅動各種顯示器件，從而將用二進制代碼表示的數字、文字、符號翻譯成人們習慣的形式直觀地顯示出來的電路，稱為文字、符號翻譯成人們習慣的形式直觀地顯示出來的電路，稱為顯示譯碼器顯示譯碼器。（1 1）數碼顯示器）數碼顯示器 a b c d e f g h a b c d a f b e f g h g e c d (a

32、) 外形圖外形圖 (b) 共陰極共陰極 (c) 共陽極共陽極 +VCC a b c d e f g h 共陰極共陰極b=c=f=g=1b=c=f=g=1，a=d=e=0a=d=e=0時時c=d=e=f=g=1c=d=e=f=g=1，a=b=0a=b=0時時（2 2）顯示譯碼器）顯示譯碼器 （真值表僅適用于共陰極（真值表僅適用于共陰極LEDLED）a a的卡諾圖的卡諾圖 A3A2 A1A0 00 01 11 10 00 1 0 1 01 0 1 1 11 1 1 10 1 0 a=Aa=A3 3 + A+ A2 2A A0 0+ A+ A2 2A A1 1+ A+ A2 2A A0 0b b的卡

33、諾圖的卡諾圖 A3A2 A1A0 00 01 11 10 00 1 1 1 01 1 0 1 11 1 1 10 1 0 01012AAAAAb c c的卡諾圖的卡諾圖 A3A2 A1A0 00 01 11 10 00 1 1 1 01 1 1 1 11 1 1 10 0 1 012AAAc d d的卡諾圖的卡諾圖 A3A2 A1A0 00 01 11 10 00 1 0 1 01 0 1 0 11 1 0 10 1 1 012120102AAAAAAAAAd e e的卡諾圖的卡諾圖 A3A2 A1A0 00 01 11 10 00 1 0 1 01 0 0 0 11 0 0 10 1 1 0

34、102AAAAe f f的卡諾圖的卡諾圖 A3A2 A1A0 00 01 11 10 00 1 1 1 01 0 1 1 11 0 0 10 0 1 3102120f = A +A A +A A +A Ag g的卡諾圖的卡諾圖 A3A2 A1A0 00 01 11 10 00 0 1 1 01 0 1 1 11 1 0 10 1 1 3102121g = A +A A +A A +A A320102021010210201021210201031021203102121a = A +A A +A A +A Ab = A +A A +A Ac = A +A +Ad = A A +A A +A A

35、 +A A Ae = A A +A Af = A +A A +A A +A Ag = A +A A +A A +A Aa b c d e f g A3 A2 A1 A01111&思考：思考：7448有何不同？（有何不同？（P182）寫出函數的標準與或表達式，并變換為與非寫出函數的標準與或表達式，并變換為與非- -與非形式。與非形式。 76531iiii74211iiiimmmm)7 , 6 , 5 , 3(m)C,B,A(Cmmmm)7 , 4 , 2 , 1(m)C,B,A(S畫出用二進制譯碼器和與非門實現這些函數的接線圖。畫出用二進制譯碼器和與非門實現這些函數的接線圖。用與非門組成

36、的線線譯碼器用與非門組成的線線譯碼器74LS13874LS13800120mAAAY10121mAAAY20122mAAAY30123mAAAY40124mAAAY50125mAAAY60126mAAAY70127mAAAY畫出用二進制譯碼器和與非門實現這些函數的接線圖。（畫出用二進制譯碼器和與非門實現這些函數的接線圖。（一位一位全加器全加器）&AiBiCi-1 1SiCiA0 Y0A1 Y1A2 Y2 Y3 Y4STA Y5STB Y6STC Y774LS138 76531iiii74211iiiimmmm)7 , 6 , 5 , 3(m)C,B,A(Cmmmm)7 , 4 , 2

37、, 1(m)C,B,A(S例：試利用例：試利用3 3線線8 8線譯碼器產生一組多輸出邏輯函數線譯碼器產生一組多輸出邏輯函數CBABCACAZ1CBABCZ2BCAAZ3ABCCBCBAZ4解：當解：當S=1S=1時，時，3 3線線88線譯線譯碼器各輸出端的函數式為：碼器各輸出端的函數式為：將將Z Z1 1ZZ4 4化為最小項之和的形式：化為最小項之和的形式：Z1= ABC + ABC + ABC + ABC = m3 + m4+ m5+ m6Z2= ABC + ABC + A BC = m1 + m3+ m7Z3= ABC + ABC + ABC + ABC = m3 + m4+ m5+ m6

38、+m7Z4= ABC + A BC + ABC + ABC = m0 + m2+ m4+ m7經轉換得：經轉換得：Z1= m3 m4 m5 m6Z2= m1 m3 m7 Z3= m3 m4 m5 m6m7Z4= m0 m2 m4 m7Y0Y1Y2Y3Y4Y5Y6Y774L S 138A2A1A0S1S2S3CBA10&Z4Z2Z3Z1 把代碼狀態的特定含義翻譯出來的過程稱為把代碼狀態的特定含義翻譯出來的過程稱為譯碼譯碼，實現譯碼操作的電路稱為實現譯碼操作的電路稱為譯碼器譯碼器。 譯碼器分二進制譯碼器、十進制譯碼器及字符顯示譯碼器分二進制譯碼器、十進制譯碼器及字符顯示譯碼器，各種譯碼器的

39、工作原理類似，設計方法也相同。譯碼器，各種譯碼器的工作原理類似，設計方法也相同。 二進制譯碼器能產生輸入變量的二進制譯碼器能產生輸入變量的全部最小項全部最小項，而任，而任一組合邏輯函數總能表示成最小項之和的形式，所以，一組合邏輯函數總能表示成最小項之和的形式，所以，由二進制譯碼器加上或門即可實現任何組合邏輯函數。由二進制譯碼器加上或門即可實現任何組合邏輯函數。1 1、 4 4選選1 1數據選擇器數據選擇器輸 入 D A1 A0輸 出 YD0 0 0D1 0 1D2 1 0D3 1 1 D0 D1 D2 D3輸輸入入數數據據地地址址變變量量由地址碼決定從由地址碼決定從路輸入中選擇路輸入中選擇哪路

40、輸出。哪路輸出。30iii013012011010mDAADAADAADAADY邏輯圖邏輯圖1111D0 D1 D2 D3A1A0&1Y30iii013012011010mDAADAADAADAADY集成雙集成雙4 4選選1 1數據選擇器數據選擇器74LS15374LS153 16 15 14 13 12 11 10 974LS153 1 2 3 4 5 6 7 8VCC 2S A0 2D3 2D2 2D1 2D0 2Y1S A1 1D3 1D2 1D1 1D0 1Y GND選通控制端選通控制端S S為低電平有效，即為低電平有效，即S=0S=0時芯片被選時芯片被選中，處于工作狀態；中，

41、處于工作狀態；S=1S=1時芯片被禁止，時芯片被禁止，Y0Y0。集成集成8 8選選1 1數據選數據選擇器擇器74LS15174LS151 16 15 14 13 12 11 10 974LS151 1 2 3 4 5 6 7 8VCC D4 D5 D6 D7 A0 A1 A2D3 D2 D1 D0 Y Y S G NDS 1時 ， 選 擇 器 被 禁 止 ， 無 論 地 址 碼 是 什 么 ， Y總 是 等 于0S0 時70iii012701210120mDAAADAAADAAADY70iii012701210120mDAAADAAADAAADY7 74 4L LS S1 15 51 1的的真

42、真值值表表（1 1）基本原理）基本原理數據選擇器的主要特點：數據選擇器的主要特點：（1 1）具有標準與或表達式的形式。即：）具有標準與或表達式的形式。即： 120iiinmDY（2 2）提供了地址變量的全部最小項。）提供了地址變量的全部最小項。（3 3）一般情況下，）一般情況下，D Di i可以當作一個變量處理。可以當作一個變量處理。因為任何組合邏輯函數總可以用最小項之和的因為任何組合邏輯函數總可以用最小項之和的標準形式構成。所以，利用數據選擇器的輸入標準形式構成。所以，利用數據選擇器的輸入D Di i來來選擇地址變量組成的最小項選擇地址變量組成的最小項m mi i，可以實現任何所需，可以實現

43、任何所需的組合邏輯函數。的組合邏輯函數。邏輯函數邏輯函數ABCBACBAL 1 n n個地址變量的個地址變量的數據選擇器，數據選擇器，不需要增加門不需要增加門電路，最多可電路，最多可實現實現n n1 1個變個變量的函數。量的函數。 1 3 3個變量，選用個變量，選用4 4選選1 1數據選擇數據選擇器。器。確定數據選擇器確定數據選擇器選用選用74LS15374LS153 2 2 74LS15374LS153有兩個有兩個地址變量。地址變量。確定地址變量確定地址變量A A1 1=A=A、A A0 0=B=B求求D Di i 3 （1 1）公式法）公式法 3 函數的標準與或表達式：函數的標準與或表達式

44、：1m0mCmCmABCBACBAL3210 4 4選選1 1數據選擇器輸出信號的表達式：數據選擇器輸出信號的表達式：33221100DmDmDmDmY 比較比較L L和和Y Y：1D0DCDCD3210 、 4 畫連線圖畫連線圖 4 C C 0 1 A B 0Y74LS153D0 D1 D2 D3 A1 A0 ST L21（2 2）真值表法）真值表法求求D Di i的方法的方法C=0C=0時時L=1L=1，故故D D1 1=C=CL=0L=0，故，故D D2 2=0=0L=1L=1，故，故D D3 3=1=1C=1C=1時時L=1L=1，故故D D0 0=C=C（3 3）圖形法）圖形法求求D

45、 Di i的方法的方法D0D1D3D21D0DCDCD3210 、例：例： 用數據選擇器實現函數：用數據選擇器實現函數： )13,12,11,10, 9 , 5 , 4 , 3 , 0(m)D,C,B,A(L選用選用8 8選選1 1數據選擇器數據選擇器74LS15174LS151設設A A2 2=A=A、A A1 1=B=B、A A0 0=C=C求求D Di i AB CD 00 01 11 10 00 1 1 1 0 01 0 1 1 1 11 1 0 0 1 10 0 0 0 1 D0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=1畫連線圖畫連線圖D D 1 0 D 1 1 0

46、 A B C 0LY74LS151D0 D1 D2 D3 D4 D5 D6 D7 A2 A1 A0 EN思考：試用思考：試用公式法公式法完成之完成之Y = RAG+ RAG+ RAG+ RAG+ RAG (1) (1)式式 (2) (2)式式 (3) (3)式式將（將（2）式與（）式與（3）式對比：）式對比：令令 A1=R，A0=A，D0=D1=G D2=G，D3=1 解解: :當當S=1S=1時時,4,4選選1 1數選器的邏輯函數式為數選器的邏輯函數式為: : Y= D0(A1A0)+D1(A1A0)+D2(A1A0)+D3(A1A0)分析分析:將地址輸入將地址輸入A0 , A1和數據輸入視

47、為三變量和數據輸入視為三變量R , A ,G. 則則需令需令 D0 D3為第三個變量的適當狀態為第三個變量的適當狀態(原變量，反變量，原變量，反變量，0，1)，將（，將（1）式變換成與（）式變換成與（2）式對應的形式：）式對應的形式： Y= G ( R A ) + G ( R A ) + G ( R A ) + 1 ( R A ) A0 A1 D0 D1 D2 D3 S Y R A G G Y 1 Z = ABC + AC + ABC解：解：8選選1數選器的地址輸入位數數選器的地址輸入位數n=3，分別對應，分別對應A2=A，A1=B，A0=C，與，與8選選1數選器的邏輯函數式對比：數選器的邏輯

48、函數式對比：Y=D0(A2A1A0)+D1(A2A1A0)+D2(A2A1A1)+D3(A2A1A0) +D4(A2A1A0)+D5(A2A1A0)+D6(A2A1A0)+D7(A2A1A0)Z=A B C+AC+ABC =1(A B C)+0(A BC)+0(ABC)+1(ABC)+0(AB C)+1(ABC) +0(ABC)+1(ABC)得：得：D0=D3=D5=D7=1 D1=D2=D4=D6=0 一片一片4 4選選1 1數選器能產生任何一種最多數選器能產生任何一種最多3 3變量的邏輯函數，一片變量的邏輯函數，一片8 8選選1 1數選器能產生任何一種最多數選器能產生任何一種最多4 4變量

49、的邏輯函數，變量的邏輯函數，.，即具有，即具有n n位地址輸入的數據選擇器可以產生任何一種輸入變量數位地址輸入的數據選擇器可以產生任何一種輸入變量數不大于不大于n+1n+1的組合邏輯函數。的組合邏輯函數。D0D1D2D7D3D4D5D6A2A1A0YZ1ABC01 數據選擇器是能夠從來自不同地址的多路數字信息中任數據選擇器是能夠從來自不同地址的多路數字信息中任意選出所需要的一路信息作為輸出的組合電路，至于選擇哪意選出所需要的一路信息作為輸出的組合電路，至于選擇哪一路數據輸出，則完全由當時的選擇控制信號決定。一路數據輸出，則完全由當時的選擇控制信號決定。 數據選擇器具有數據選擇器具有標準與或表達

50、式標準與或表達式的形式，提供了地址變的形式，提供了地址變量的全部最小項，并且一般情況下，量的全部最小項，并且一般情況下，D Di i可以當作一個變量處可以當作一個變量處理。因為任何組合邏輯函數總可以用最小項之和的標準形式理。因為任何組合邏輯函數總可以用最小項之和的標準形式構成。所以，利用數據選擇器的輸入構成。所以，利用數據選擇器的輸入D Di i來選擇地址變量組成來選擇地址變量組成的最小項的最小項m mi i，可以實現任何所需的組合邏輯函數。，可以實現任何所需的組合邏輯函數。 用數據選擇器實現組合邏輯函數的用數據選擇器實現組合邏輯函數的步驟步驟：選用數據選擇：選用數據選擇器器確定地址變量確定地

51、址變量求求D Di i畫連線圖。畫連線圖。1 1、 半加器和全加器半加器和全加器（1 1）半加器）半加器能對兩個能對兩個1 1位二進制數進行相加而求得和及進位的邏位二進制數進行相加而求得和及進位的邏輯電路稱為半加器。輯電路稱為半加器。 半加器真值表半加器真值表 Ai Bi Si Ci 0 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 本位本位的和的和向高向高位的位的進位進位加數加數iiiiiiiiiiBACBABABAS =1&AiBiSiCiAiBiSiCiCO半加器符號半加器電路圖 能對兩個能對兩個1 1位二進制數進行相加并考慮低位來的進位，即相當于位二進制數進行相加

52、并考慮低位來的進位，即相當于3 3個個1 1位二進制數相加，求得和及進位的邏輯電路稱為全加器。位二進制數相加，求得和及進位的邏輯電路稱為全加器。 Ai Bi Ci-1 Si Ci 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 AiBiCi-1000111100010111010 Si的卡諾圖1iii7421iCBAmmmmS AiBiCi-1000111100001010111 Ci的卡諾圖ii1iiiii53iBA)CB(ABAmmC1iii1iii1iii1ii1iii1ii1

53、iii1iii1iii1iii1iii7421iCBA)C(BA)C(BA)CBCB(A)CBCB(ACBACBACBACBAmmmmSii1iiii1iiiiiii1iii1iiiii53iBA)CB(ABA)CBABA(BACBACBABAmmC =1 & & Ai Bi Ci-1 Si Ci (a) 邏輯圖 (c) 國標符號 Ai Bi Ci-1 Si Ci Ai Bi Ci-1 Si Ci (b) 曾用符號 CI CO & FA =1 用與門和或門實現用與門和或門實現1iii1iii1iii1iiiiCBACBACBACBAS 1ii1iiiiiCBCABAC

54、Si Ci 1 1 1 Ai Bi Ci-1 1 1 & & & & & & & 用與或非門實現用與或非門實現先求先求S Si i和和C Ci i。為此，合并值為。為此，合并值為0 0的最小項。的最小項。 AiBiCi-1000111100010111010 Si的卡諾圖1iii1iii1iii1iiiiCBACBACBACBAS1ii1iiiiiCBCABAC再取反，得：再取反，得：1iii1iii1iii1iiiiiCBACBACBACBASS1ii1iiiiiiCBCABACC AiBiCi-1000111100001010111

55、Ci的卡諾圖CiSi & 1 & 1AiBiCi-11111iii1iii1iii1iiiiiCBACBACBACBASS1ii1iiiiiiCBCABACC 解解: :全加器的最小項表達式應為全加器的最小項表達式應為742174217421iY Y Y YmmmmmmmmS7653765376531iY Y Y YmmmmmmmmCSi =7)4 2 (1 m 、Ci+1 = )7 6 5 3( m、742174217421iY Y Y YmmmmmmmmS7653765376531iY Y Y YmmmmmmmmC實現多位二進制數相加的電路稱為加法器。實現多位二進制數相加的

56、電路稱為加法器。（1 1）串行進位加法器）串行進位加法器：把把n n位全加器串聯起來，低位全加器的進位輸出連接位全加器串聯起來，低位全加器的進位輸出連接到相鄰的高位全加器的進位輸入。到相鄰的高位全加器的進位輸入。 C3 S3 C2 S2 C1 S1 C0 S0C0-1A3 B3 A2 B2 A1 B1 A0 B0COCOCOCOCICICICI：進位信號是由低位向高位逐級傳遞的，速度不快。進位信號是由低位向高位逐級傳遞的，速度不快。進位生成項進位生成項 BAGiii 進位傳遞條件進位傳遞條件iiiBAP進位表達式進位表達式1iii1iiiiiiCPG)CB(ABAC和表達式和表達式1ii1iiiiCPCBAS 1001230123123233233323310012012122122212210010110111011100001000CPPPPGPPPGPPGPGCPGCCPSCPPPGPPGPGCPGCCPSCPPGPGCPGCCPSCPGCCPS4 4位超前進位加位超前進位加法器遞推公式法器遞推公式S0S1S2S3C3C0-1A0B0A1B1A2B2A3B3=1&1P0G0P1G1P2G2P3G311=1&=1&C0C1C21&=1=1=1=1&=1& BCD 碼碼 0 0 1 1 余余 3 碼碼 S3